RU1797161C - Converter from shaft rotation angle to code - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  св зи аналоговых источников информации с цифровым вычислительным устройством. С целью повышени  точности путем усреднени  выбранного- числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов в преобразователь угла поворота вала в код, содержащий генератор импульсов, первый делитель частоты, блок питани , фазовращатель, селектор секторов , аналого-цифровой преобразователь, блок функционального преобразовани  кодов , первый сумматор, первый регистр, введены второй делитель частоты, ходова  шина, элемент синхронизации, формирователь импульсов, второй сумматор, второй регистр; дешифратор, четыре элемента И, два триггера и элемент ИЛИ. В первом сумматоре формируютс  мгновенные значени  кода перемещени  в виде разности фазного и опорного пилообразных кодов. Второй сумматор и второй регистр образуют накапливающий сумматор дл  суммировани  выбранного числа мгновенных значений угла первого сумматора. Дешифратор, элементы И, ИЛИ, триггеры и кодова  шина предназначена дл  исключени  погрешности суммировани  кодов при переходе через максимальное значение в цикле усреднени . 2 ил.The invention relates to the field of automation and computer technology and can be used to connect analog information sources with a digital computing device. In order to increase the accuracy by averaging the selected number of instantaneous angle measurements with the possibility of switching through the maximum value of the codes into a shaft rotation angle converter into a code containing a pulse generator, a first frequency divider, a power supply, a phase shifter, a sector selector, an analog-to-digital converter, a functional block code conversion, a first adder, a first register, a second frequency divider, a running bus, a synchronization element, a pulse shaper, a second adder, a second register; decoder, four AND elements, two triggers and an OR element. In the first adder, instantaneous values of the displacement code are generated in the form of the difference between the phase and reference sawtooth codes. The second adder and the second register form an accumulative adder to add up the selected number of instantaneous angle values of the first adder. The decoder, AND, OR elements, triggers and code bus are designed to eliminate the error of summing codes when passing through the maximum value in the averaging cycle. 2 ill.

Description

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  св зи аналоговых источников информации с цифровым вычислительным устройством.The invention relates to the field of automation and computer technology and can be used to connect analog information sources with a digital computing device.

Целью изобретени   вл етс  повышение точности путем усреднени  выбранного числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов.The aim of the invention is to increase accuracy by averaging the selected number of instantaneous angle measurements with the ability to go over the maximum value of the codes.

На фиг. 1 представлена струк1 урна  схема преобразовател ; на фиг. 2 - циклограмма его работы.In FIG. 1 is a structural diagram of a converter; in FIG. 2 - cyclogram of his work.

Преобразователь содержит генератор 1 импульсов, делите.л.) 2 и 3 частоты, блок 4 питани , фазовращатель 5, элемент 6 синхронизации , селектор 7 секторов, аналого- цифровой преобразователь (АЦП) 8, блок 9 функционального преобразовани  кодов, сумматоры 10 и 11. регистры 12 и 13, формирователь 14г1мпульсов, дешифратор 15, элементы 16-19 И, триггеры 20 и 21, элемент 22 ИЛИ, кодовую шину 23. Селектор 7 секторов содержит блок 24 выпр мителей, блок 25 компараторов, регистр 26, шифратор 27. коммутатор 28.The converter contains a pulse generator 1, divide l.) 2 and 3 frequencies, power supply unit 4, phase shifter 5, synchronization element 6, 7 sectors selector, analog-to-digital converter (ADC) 8, functional code conversion unit 9, adders 10 and 11 Registers 12 and 13, pulse generator 141, decoder 15, I-elements 16-19, triggers 20 and 21, OR element 22, code bus 23. Sector selector 7 contains a block of 24 rectifiers, a block of 25 comparators, a register 26, an encoder 27. switch 28.

VIVI

ю VIwu vi

Устройство работает следующим образом .The device operates as follows.

Генератор 1 формирует высокочастотные импульсы частотой . На выходах делителей 2 и 3 формируютс  пилообразно измен ющиес  в функции времени коды с частотой . с дискретностью измерени , равной периоду генератора 1. Из выходного кода делител  2 блок 4 формирует многофазные опорные гармонические сигналы (например, синусное и косинусное) с частотой f0 питани  фазовращател  5. В качестве фазовращател  5 может быть использован синусно-косинусный вращающийс  трансформатор Э(СКВТ) или сельсин в режиме вращающегос  пол  с фильтром обратной последовательности дл  компенсации технологических погрешностей фазовращател . Фазовращатель 5 пре- образует многофазные опорные гармонические сигналы блока 4 в фазомоду- лированные гармонические сигналы (например , синусное и косинусное) и функции перемещени .Generator 1 generates high-frequency pulses with a frequency. At the outputs of the dividers 2 and 3, sawtooth-shaped codes are generated in function of time with frequency. with a measurement resolution equal to the period of the oscillator 1. From the output code of the divider 2, block 4 generates multiphase reference harmonic signals (for example, sine and cosine) with a frequency f0 of the supply of phase shifter 5. As a phase shifter 5, a sine-cosine rotary transformer E can be used (SCRT ) or selsyn in the rotating field mode with a negative sequence filter to compensate for the technological errors of the phase shifter. The phase shifter 5 converts the multiphase reference harmonic signals of block 4 into phase-modulated harmonic signals (for example, sine and cosine) and displacement functions.

Делитель 3 частоты работает непрерывно , также как и делитель 2, При нулевом значении и, например, при положительном градиенте одного из сигналов блока 4 элемент 6 вырабатывает импульс, синхронизированный с одним из фронтов импульсов генератора 1. Выходной импульс элемента 6 поступает на установочный вход делител  3 и заносит в него с шин 23 параллельной загрузки начальный код, значение которого выбираетс  так, чтобы в исходном состо ний объекта перемещени  выходной код преобразовател  был нулевым. Опорный пилообразно измен ющийс  код делител  3 представлен на фиг. 2, а и в общем случае смещен по фазе по отношению к выходному коду делител  2. Коэффициенты передачи делителей 2 и 3 выбираютс  одинаковыми 2К. Выходные сигналы фазовращател  5, подвижна  часть которого перемещаетс  со скоростью Q, представлены на фиг. 26,The frequency divider 3 operates continuously, as does the divider 2. At a zero value and, for example, with a positive gradient of one of the signals of block 4, element 6 generates a pulse synchronized with one of the edges of the pulses of generator 1. The output pulse of element 6 is supplied to the installation input of the divider 3 and enters into it from the parallel loading bus 23 an initial code whose value is selected so that in the initial state of the moving object the output code of the converter is zero. The reference ramp code of the divider 3 is shown in FIG. 2a, and in the general case it is phase shifted with respect to the output code of the divider 2. The transmission coefficients of the dividers 2 and 3 are chosen to be the same 2K. The output signals of the phase shifter 5, the movable part of which moves at a speed Q, are shown in FIG. 26,

В селекторе 7 с помощью блоков 24-28 определ етс  номер сектора фазомодули- рованных сигналов фазовращател  5. Выпр мители блока 24 детектируют выходные сигналы фазовращател  5. Компараторы блока 25 вырабатывают пр моугольные сигналы из синусного сигнала (фиг. 2в), косинусного сигнала (фиг. 2г) фазовращател  5 и из выходных сигналов блока 24 (фиг. 2д).In the selector 7, the sector number of the phase-modulated signals of the phase shifter 5 is determined using blocks 24-28. The rectifiers of the block 24 detect the output signals of the phase shifter 5. The comparators of the block 25 generate rectangular signals from the sine signal (Fig. 2c), the cosine signal (Fig. . 2d) of the phase shifter 5 and from the output signals of block 24 (Fig. 2e).

По одному из фронтов импульсов генератора 1 выходной код компараторов блока 25 фиксируетс  в регистре 26. Однопере- менный выходной код регистра 26 преобразуетс  в дешифраторе 27 в арифметический код. Младший разр д кода регистра 26 управл ет работой коммутатора 28 так, чтобы меньшее по модулю из выходных напр жений блока 24 поступило на информационный вход АЦП 8, а большее по модулю - наOn one of the pulse edges of the generator 1, the output code of the comparators of block 25 is fixed in the register 26. The one-variable output code of the register 26 is converted in the decoder 27 to an arithmetic code. The lower bit of the register code 26 controls the operation of the switch 28 so that the smaller of the output voltages of the block 24 is fed to the information input of the ADC 8, and the larger modulo -

опорный вход АЦП 8. В АЦП 8 формируетс  код отношени  меньшего по модулю фазо- модулированного сигнала фазовращател  5 к большему внутри каждого сектора. В блоке 9 путем обратного тригонометрическогоreference input of the ADC 8. In the ADC 8, a code is generated for the ratio of the smaller modulated phase shifter signal 5 to the larger inside each sector. In block 9 by inverse trigonometric

0 преобразовани  кодов выходной код АЦП 8 преобразуетс  в линейный код аргумента (например, путем формировани  кода арктангенса ) и в четных секторах, при единичном значении младшего разр да кода0 code conversion, the ADC 8 output code is converted to a linear argument code (for example, by generating an arc tangent code) and in even sectors, with a single value of the least significant bit of the code

5 шифратора 27 инвертируетс . Выходной код блока 9 представлен на фиг. 2ж. Фазный пилообразный код (фиг. 2з) с периодом выходного сигнала фазовращател  5 образуетс  из выходного кода шифратора 275, encoder 27 is inverted. The output code of block 9 is shown in FIG. 2g A phase sawtooth code (Fig. 2h) with a period of the output signal of the phase shifter 5 is generated from the output code of the encoder 27

0 (старшие разр ды) и выходного кода блока0 (high order) and block output code

9 (младшие разр ды).9 (low order).

В сумматоре 10 формируютс  мгновенные значени  кода перемещени  (фиг. 2и) в виде разности фазного пилообразного кодаIn the adder 10, instantaneous values of the displacement code (FIG. 2i) are generated in the form of a difference of a phase sawtooth code

5 (фиг. 2з) и опорного пилообразного кода делител  3 (фиг. 2). При разрешающей способности преобразовани  амплитуды выходных сигналов фазовращател  5 в код, соответствующей К разр дам, смена инфор0 мации в сумматоре 10 происходит в каждом периоде генератора 1.5 (Fig. 2h) and a reference sawtooth code of the divider 3 (Fig. 2). With a resolution of converting the amplitude of the output signals of the phase shifter 5 to a code corresponding to K bits, the change of information in the adder 10 occurs in each period of the generator 1.

Однако фазна  информаци  сумматораHowever, the phase information of the adder

10 нестабильна из-за вли ни  случайных наводок . Сумматор 11 и регистр 12 образует10 is unstable due to the influence of random pickups. The adder 11 and the register 12 forms

5 накапливающий сумматор дл  суммировани  выбранного числа мгновенных значений угла сумматора 10. Однако обычное суммирование неприемлемо из-за скачкообразного изменени  выходного кода сум0 матора 10 при переходе через границу5 accumulating adder to summarize the selected number of instantaneous values of the angle of the adder 10. However, the usual summation is unacceptable due to a spasmodic change in the output code of the adder 10 when crossing the border

полюсного делени , Дл  исключени  по ( грешности при суммировании кодов сумма тора 10 предназначена совокупностьpole division, To exclude (errors in the summation of codes, the sum of the torus 10 is a combination

элементов 15-22.elements 15-22.

5 в дешифраторе 15 анализируетс  состо ние двух старших разр дов каждого значени  выходного кода сумматора 10. При нулевом состо нии этих разр дов выходной сигнал дешифратора 15 проходит через от0 крытый элемент 16 И устанавливает в 1 триг- гер20. Элемент 17 И закрываетс , а элемент 18 открываетс . В этом состо нии дешифратора 15, а также при увеличении кода сум- . матора 10 (Состо ние его старших разр дов5, in the decoder 15, the state of the two high-order bits of each value of the output code of the adder 10 is analyzed. At the zero state of these bits, the output signal of the decoder 15 passes through the open element 16 and sets trigger 1 to 20. Element 17 And closes, and element 18 opens. In this state of the decoder 15, as well as increasing the code sum. Matter 10 (Status of its senior ranks

5 равно 01) с выходов элементов 18 и 22 нулевые сигналы поступают на входы старших разр дов первой группы входов сумматора 11. По фронту импульса с инверсного выхода генератора 1 в регистре 12 записываетс  выходной код сумматора 11, представл ющий собой сумму предыдущих значений кодов , хран щуюс  в регистре 12, с текущим значением кода сумматора 10. С периодом, соответствующим выбранному количеству суммируемых значений кодов, с выхода делител  2 поступает фронт импульса, по которому выходной код регистра 12 переписываетс  в регистр 13. По этому же фронту в формирователе 14 вырабатываетс  узкий, немного задержанный импульс, по которому сбрасываютс  в 0 триггеры 20, 21 и регистр 12. Начинаетс  новый цикл усреднени  и формировани  выходного кода с периодом, равным выбранному периоду с промежуточного выхода) делител  2 часто- ты.5 is 01) from the outputs of elements 18 and 22, zero signals are fed to the inputs of the higher bits of the first group of inputs of the adder 11. On the edge of the pulse from the inverse output of the generator 1, the output code of the adder 11 is written in register 12, which is the sum of the previous codes in register 12, with the current value of the code of the adder 10. With a period corresponding to the selected number of summed code values, a pulse edge is output from the output of the divider 2, according to which the output code of the register 12 is written to the register 13. According to the same Ronto shaper 14 is generated in a narrow, slightly delayed pulse on which are reset to 0 flip-flops 20, 21 and the register 12. The new cycle begins averaging and generating output code with a period equal to the period of the selected intermediate output) frequency divider 2 thou.

Если,выходной код сумматора 10 уменьшаетс  и в одном цикле усреднени  переходит через границу полюсного делени  фазовращател  5 (код старших разр дов измен етс  из состо ни  00 в состо ние 11), при каждом значении кода сумматора ТО со старшими разр дами 11 сигнал с второго выхода дешифратора 15 проходит через элементы 18 и 22 и в виде единичного сиг- нала поступает на вход старших разр дов первой группы входов сумматора 11. В результате исключаетс  погрешность сумми- ровани  кодов при переходе через границу полюсного делени  фазовращател  5.If, the output code of adder 10 decreases and in one averaging cycle crosses the boundary of the pole division of phase shifter 5 (high-order code changes from state 00 to state 11), for each value of the code of the TO adder with high-order bits 11, the signal from the second the output of the decoder 15 passes through the elements 18 and 22 and in the form of a single signal is fed to the input of the higher bits of the first group of inputs of the adder 11. As a result, the error of summing the codes when crossing the boundary of the pole division of the phase shifter 5 is eliminated.

При переходе через границу полюсного делени  фазовращател  5 в сторону увеличени  кодов (код старших разр дов сумматора 10 измен етс  из состо ни  11 в состо ние 00) сначала триггер 21 устанавливаетс  в 1 сигналом с второго выхода дешифратора 15. Затем при каждом значении кода сумматора 10 со старшими разр дами 00 сигнал с первого выхода дешифратора 15 проходит через элементы 19 и 22 и поступает на вход младшего из старших разр дов первой группы входов сумматора 11, что также исключает погрешность суммировани  кодов. При отсутствии в цикле усреднени  переходов через полюсное давление фазовращател  5 с выходов элементов 18 и 22 на соответствующие входы сумматора 11 поступают нулевые сигналы.When crossing the boundary of the pole division of the phase shifter 5 in the direction of increasing codes (the high order code of adder 10 changes from state 11 to state 00), trigger 21 is first set to 1 by the signal from the second output of decoder 15. Then, for each value of adder code 10 with high-order bits 00, the signal from the first output of the decoder 15 passes through elements 19 and 22 and enters the input of the lowest of the high-order bits of the first group of inputs of adder 11, which also eliminates the error of summing codes. In the absence of averaging of transitions across the pole pressure of the phase shifter 5 from the outputs of elements 18 and 22, zero signals are received at the corresponding inputs of adder 11.

Точность измерени  преобразовател  по сравнению с прототипом увеличиваетс  в Vnpas, где п - количество усредн емых мгновенных значений угла в одном цикле измерени . Преобразователь допускает изменение угла поворота в цикле измерени  (с учетом всех погрешностей преобразовател ) не более четверти полюсного делени  фазовращател  5. Увеличение допустимого изменени  угла нецелесообразно из-за увеличени  динамической погрешности. Длительности цикла измерени  определ етс  номером выхода делител  2, подключаемого к входу формировател  14 и С-входу регистра 13, и может оперативно измен тьс  в процессе эксплуатации в зависимости от требований к преобразователю.The measurement accuracy of the transducer compared to the prototype increases in Vnpas, where n is the number of averaged instantaneous angle values in one measurement cycle. The converter allows a change in the angle of rotation in the measurement cycle (taking into account all the errors of the converter) not more than a quarter of the pole division of the phase shifter 5. An increase in the allowable change in the angle is impractical due to an increase in the dynamic error. The duration of the measurement cycle is determined by the output number of the divider 2, connected to the input of the shaper 14 and the C-input of the register 13, and can quickly change during operation depending on the requirements of the converter.

Claims (1)

Формула изобретени  Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, первый делитель частоты, блок питани , фазовращатель, селектор секторов, аналоговые выходы которого подключены к входам аналого-циф- рового преобразовател , выходы аналого-цифрового преобразовател  подключены к группе входов блока функционального преобразовани  кодов, выходы которого и цифровые выходы селектора секторов подключены соответственно к младшим и старшим разр дам одной группы входов первого сумматора, первый регистр, отличающийс  тем, что, с целью повышени  точности преобразовател , в него введены второй делитель частоты, кодова  шина, элемент синхронизации, формирователь импульсов, второй сумматор второй регистр, дешифратор/четыре элемента И, два триггера и элемент ИЛИ, пр мой выход генератора импульсов подключен к счетному входу второго делител  частоты и к входам синхронизации селектора секторов и элемента синхронизации, информационный вход которого соединен с одним из выходов блока питани , а выход подключен к установочному входу второго делител  частоты, информационные входы которого соединены с кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы которого подключены к младшим разр дам первой группы входов второго сумматора, выходы двух старших разр дов первого сумматора подключены к входам дешифратора, первый выход дешифратора подключен к первым входам первого и второго элементов И, второй выход дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подключены к одним входам соответственно первого и оторого триггеров , пр мые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторым входам соответственно третьего и первого элементов И, выходы второго и четвертого элементов И через элемент ИЛИ подключены к входу младшего из старших разр дов первой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших разр дов первой группы входов второго сумматора, выходы второго сумматора подключены к информационным входам второго регистра, выходы которого подключены кSUMMARY OF THE INVENTION A converter of a shaft rotation angle into a code comprising a pulse generator, a first frequency divider, a power supply, a phase shifter, a sector selector, the analog outputs of which are connected to the inputs of the analog-to-digital converter, the outputs of the analog-to-digital converter are connected to the group of inputs of the block functional code conversion, the outputs of which and the digital outputs of the sector selector are connected respectively to the lower and upper bits of one group of inputs of the first sum a torus, a first register, characterized in that, in order to increase the accuracy of the converter, a second frequency divider, a code bus, a synchronization element, a pulse shaper, a second adder, a second register, a decoder / four AND elements, two triggers and an OR element, etc. are introduced into it. my output of the pulse generator is connected to the counting input of the second frequency divider and to the synchronization inputs of the sector selector and synchronization element, the information input of which is connected to one of the outputs of the power supply, and the output is connected to the installation the input of the second frequency divider, the information inputs of which are connected to the code bus, and the outputs are connected to another group of inputs of the first adder, the outputs of which are connected to the low-order bits of the first group of inputs of the second adder, the outputs of the two high-order bits of the first adder are connected to the inputs of the decoder, the first the decoder output is connected to the first inputs of the first and second elements And, the second decoder output is connected to the first inputs of the third and fourth elements And, the outputs of the first and third elements And s to one input, respectively, of the first and third triggers, the direct outputs of which are connected respectively to the second inputs of the fourth and second elements AND, and the inverse outputs are connected to the second inputs of the third and first elements AND, the outputs of the second and fourth elements AND through the OR element are connected to the input of the least significant bit of the first group of inputs of the second adder, the output of the fourth element And is connected to the inputs of the remaining high bits of the first group of inputs of the second adder, the outputs of the second adder are connected to the information inputs of the second register, the outputs of which are connected to /Х /Х /XV  / X / x / xv )) ж ЛЛЛЛЛЛ /№ ЛЛЛЛЛЛЛЛА Л/ ЛЛЛАЛАЛЛЛАW LLLLLLL / LLLLLLLLLA L / LLLALLALLALLA второй группе входов второго сумматора и к информационным входам первого регистра , выходы которого  вл ютс  выходами преобразовател , один из выходов первого делител  частоты подключен к управл ющему входу первого регистра и через формиро- вательимпульсов - к другим входам первого и второго триггеров и к входу сброса второго регистра, управл ющий вход которого соединен с инверсным выходом генератора им- пульсов, один из цифровых выходов селектора секторов подключен к одному входу блока функционального преобразовани  кодов.the second group of inputs of the second adder and to the information inputs of the first register, the outputs of which are the outputs of the converter, one of the outputs of the first frequency divider is connected to the control input of the first register and through the pulse shaper to other inputs of the first and second triggers and to the reset input of the second register, the control input of which is connected to the inverse output of the pulse generator, one of the digital outputs of the sector selector is connected to one input of the functional code conversion unit.