RU1797161C - Преобразователь угла поворота вала в код - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  св зи аналоговых источников информации с цифровым вычислительным устройством. С целью повышени  точности путем усреднени  выбранного- числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов в преобразователь угла поворота вала в код, содержащий генератор импульсов, первый делитель частоты, блок питани , фазовращатель, селектор секторов , аналого-цифровой преобразователь, блок функционального преобразовани  кодов , первый сумматор, первый регистр, введены второй делитель частоты, ходова  шина, элемент синхронизации, формирователь импульсов, второй сумматор, второй регистр; дешифратор, четыре элемента И, два триггера и элемент ИЛИ. В первом сумматоре формируютс  мгновенные значени  кода перемещени  в виде разности фазного и опорного пилообразных кодов. Второй сумматор и второй регистр образуют накапливающий сумматор дл  суммировани  выбранного числа мгновенных значений угла первого сумматора. Дешифратор, элементы И, ИЛИ, триггеры и кодова  шина предназначена дл  исключени  погрешности суммировани  кодов при переходе через максимальное значение в цикле усреднени . 2 ил.

Description

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  св зи аналоговых источников информации с цифровым вычислительным устройством.

Целью изобретени   вл етс  повышение точности путем усреднени  выбранного числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов.

На фиг. 1 представлена струк1 урна  схема преобразовател ; на фиг. 2 - циклограмма его работы.

Преобразователь содержит генератор 1 импульсов, делите.л.) 2 и 3 частоты, блок 4 питани , фазовращатель 5, элемент 6 синхронизации , селектор 7 секторов, аналого- цифровой преобразователь (АЦП) 8, блок 9 функционального преобразовани  кодов, сумматоры 10 и 11. регистры 12 и 13, формирователь 14г1мпульсов, дешифратор 15, элементы 16-19 И, триггеры 20 и 21, элемент 22 ИЛИ, кодовую шину 23. Селектор 7 секторов содержит блок 24 выпр мителей, блок 25 компараторов, регистр 26, шифратор 27. коммутатор 28.

VI

ю VI

Устройство работает следующим образом .

Генератор 1 формирует высокочастотные импульсы частотой . На выходах делителей 2 и 3 формируютс  пилообразно измен ющиес  в функции времени коды с частотой . с дискретностью измерени , равной периоду генератора 1. Из выходного кода делител  2 блок 4 формирует многофазные опорные гармонические сигналы (например, синусное и косинусное) с частотой f0 питани  фазовращател  5. В качестве фазовращател  5 может быть использован синусно-косинусный вращающийс  трансформатор Э(СКВТ) или сельсин в режиме вращающегос  пол  с фильтром обратной последовательности дл  компенсации технологических погрешностей фазовращател . Фазовращатель 5 пре- образует многофазные опорные гармонические сигналы блока 4 в фазомоду- лированные гармонические сигналы (например , синусное и косинусное) и функции перемещени .

Делитель 3 частоты работает непрерывно , также как и делитель 2, При нулевом значении и, например, при положительном градиенте одного из сигналов блока 4 элемент 6 вырабатывает импульс, синхронизированный с одним из фронтов импульсов генератора 1. Выходной импульс элемента 6 поступает на установочный вход делител  3 и заносит в него с шин 23 параллельной загрузки начальный код, значение которого выбираетс  так, чтобы в исходном состо ний объекта перемещени  выходной код преобразовател  был нулевым. Опорный пилообразно измен ющийс  код делител  3 представлен на фиг. 2, а и в общем случае смещен по фазе по отношению к выходному коду делител  2. Коэффициенты передачи делителей 2 и 3 выбираютс  одинаковыми 2К. Выходные сигналы фазовращател  5, подвижна  часть которого перемещаетс  со скоростью Q, представлены на фиг. 26,

В селекторе 7 с помощью блоков 24-28 определ етс  номер сектора фазомодули- рованных сигналов фазовращател  5. Выпр мители блока 24 детектируют выходные сигналы фазовращател  5. Компараторы блока 25 вырабатывают пр моугольные сигналы из синусного сигнала (фиг. 2в), косинусного сигнала (фиг. 2г) фазовращател  5 и из выходных сигналов блока 24 (фиг. 2д).

По одному из фронтов импульсов генератора 1 выходной код компараторов блока 25 фиксируетс  в регистре 26. Однопере- менный выходной код регистра 26 преобразуетс  в дешифраторе 27 в арифметический код. Младший разр д кода регистра 26 управл ет работой коммутатора 28 так, чтобы меньшее по модулю из выходных напр жений блока 24 поступило на информационный вход АЦП 8, а большее по модулю - на

опорный вход АЦП 8. В АЦП 8 формируетс  код отношени  меньшего по модулю фазо- модулированного сигнала фазовращател  5 к большему внутри каждого сектора. В блоке 9 путем обратного тригонометрического

0 преобразовани  кодов выходной код АЦП 8 преобразуетс  в линейный код аргумента (например, путем формировани  кода арктангенса ) и в четных секторах, при единичном значении младшего разр да кода

5 шифратора 27 инвертируетс . Выходной код блока 9 представлен на фиг. 2ж. Фазный пилообразный код (фиг. 2з) с периодом выходного сигнала фазовращател  5 образуетс  из выходного кода шифратора 27

0 (старшие разр ды) и выходного кода блока

9 (младшие разр ды).

В сумматоре 10 формируютс  мгновенные значени  кода перемещени  (фиг. 2и) в виде разности фазного пилообразного кода

5 (фиг. 2з) и опорного пилообразного кода делител  3 (фиг. 2). При разрешающей способности преобразовани  амплитуды выходных сигналов фазовращател  5 в код, соответствующей К разр дам, смена инфор0 мации в сумматоре 10 происходит в каждом периоде генератора 1.

Однако фазна  информаци  сумматора

10 нестабильна из-за вли ни  случайных наводок . Сумматор 11 и регистр 12 образует

5 накапливающий сумматор дл  суммировани  выбранного числа мгновенных значений угла сумматора 10. Однако обычное суммирование неприемлемо из-за скачкообразного изменени  выходного кода сум0 матора 10 при переходе через границу

полюсного делени , Дл  исключени  по ( грешности при суммировании кодов сумма тора 10 предназначена совокупность

элементов 15-22.

5 в дешифраторе 15 анализируетс  состо ние двух старших разр дов каждого значени  выходного кода сумматора 10. При нулевом состо нии этих разр дов выходной сигнал дешифратора 15 проходит через от0 крытый элемент 16 И устанавливает в 1 триг- гер20. Элемент 17 И закрываетс , а элемент 18 открываетс . В этом состо нии дешифратора 15, а также при увеличении кода сум- . матора 10 (Состо ние его старших разр дов

5 равно 01) с выходов элементов 18 и 22 нулевые сигналы поступают на входы старших разр дов первой группы входов сумматора 11. По фронту импульса с инверсного выхода генератора 1 в регистре 12 записываетс  выходной код сумматора 11, представл ющий собой сумму предыдущих значений кодов , хран щуюс  в регистре 12, с текущим значением кода сумматора 10. С периодом, соответствующим выбранному количеству суммируемых значений кодов, с выхода делител  2 поступает фронт импульса, по которому выходной код регистра 12 переписываетс  в регистр 13. По этому же фронту в формирователе 14 вырабатываетс  узкий, немного задержанный импульс, по которому сбрасываютс  в 0 триггеры 20, 21 и регистр 12. Начинаетс  новый цикл усреднени  и формировани  выходного кода с периодом, равным выбранному периоду с промежуточного выхода) делител  2 часто- ты.

Если,выходной код сумматора 10 уменьшаетс  и в одном цикле усреднени  переходит через границу полюсного делени  фазовращател  5 (код старших разр дов измен етс  из состо ни  00 в состо ние 11), при каждом значении кода сумматора ТО со старшими разр дами 11 сигнал с второго выхода дешифратора 15 проходит через элементы 18 и 22 и в виде единичного сиг- нала поступает на вход старших разр дов первой группы входов сумматора 11. В результате исключаетс  погрешность сумми- ровани  кодов при переходе через границу полюсного делени  фазовращател  5.

При переходе через границу полюсного делени  фазовращател  5 в сторону увеличени  кодов (код старших разр дов сумматора 10 измен етс  из состо ни  11 в состо ние 00) сначала триггер 21 устанавливаетс  в 1 сигналом с второго выхода дешифратора 15. Затем при каждом значении кода сумматора 10 со старшими разр дами 00 сигнал с первого выхода дешифратора 15 проходит через элементы 19 и 22 и поступает на вход младшего из старших разр дов первой группы входов сумматора 11, что также исключает погрешность суммировани  кодов. При отсутствии в цикле усреднени  переходов через полюсное давление фазовращател  5 с выходов элементов 18 и 22 на соответствующие входы сумматора 11 поступают нулевые сигналы.

Точность измерени  преобразовател  по сравнению с прототипом увеличиваетс  в Vnpas, где п - количество усредн емых мгновенных значений угла в одном цикле измерени . Преобразователь допускает изменение угла поворота в цикле измерени  (с учетом всех погрешностей преобразовател ) не более четверти полюсного делени  фазовращател  5. Увеличение допустимого изменени  угла нецелесообразно из-за увеличени  динамической погрешности. Длительности цикла измерени  определ етс  номером выхода делител  2, подключаемого к входу формировател  14 и С-входу регистра 13, и может оперативно измен тьс  в процессе эксплуатации в зависимости от требований к преобразователю.

Claims (1)

1. Формула изобретени  Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, первый делитель частоты, блок питани , фазовращатель, селектор секторов, аналоговые выходы которого подключены к входам аналого-циф- рового преобразовател , выходы аналого-цифрового преобразовател  подключены к группе входов блока функционального преобразовани  кодов, выходы которого и цифровые выходы селектора секторов подключены соответственно к младшим и старшим разр дам одной группы входов первого сумматора, первый регистр, отличающийс  тем, что, с целью повышени  точности преобразовател , в него введены второй делитель частоты, кодова  шина, элемент синхронизации, формирователь импульсов, второй сумматор второй регистр, дешифратор/четыре элемента И, два триггера и элемент ИЛИ, пр мой выход генератора импульсов подключен к счетному входу второго делител  частоты и к входам синхронизации селектора секторов и элемента синхронизации, информационный вход которого соединен с одним из выходов блока питани , а выход подключен к установочному входу второго делител  частоты, информационные входы которого соединены с кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы которого подключены к младшим разр дам первой группы входов второго сумматора, выходы двух старших разр дов первого сумматора подключены к входам дешифратора, первый выход дешифратора подключен к первым входам первого и второго элементов И, второй выход дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подключены к одним входам соответственно первого и оторого триггеров , пр мые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторым входам соответственно третьего и первого элементов И, выходы второго и четвертого элементов И через элемент ИЛИ подключены к входу младшего из старших разр дов первой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших разр дов первой группы входов второго сумматора, выходы второго сумматора подключены к информационным входам второго регистра, выходы которого подключены к

   /Х /Х /XV

   )

   ж ЛЛЛЛЛЛ /№ ЛЛЛЛЛЛЛЛА Л/ ЛЛЛАЛАЛЛЛА

   второй группе входов второго сумматора и к информационным входам первого регистра , выходы которого  вл ютс  выходами преобразовател , один из выходов первого делител  частоты подключен к управл ющему входу первого регистра и через формиро- вательимпульсов - к другим входам первого и второго триггеров и к входу сброса второго регистра, управл ющий вход которого соединен с инверсным выходом генератора им- пульсов, один из цифровых выходов селектора секторов подключен к одному входу блока функционального преобразовани  кодов.