KR970054077A

KR970054077A - 반도체 장치의 커패시터 제조 방법

Info

Publication number: KR970054077A
Application number: KR1019950059312A
Authority: KR
Inventors: 김정한; 이원성; 장윤희
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-31

Abstract

본 발명은 SLR을 이용하여 하나의 실린더형 구조를 갖는 커패시터의 하부전극을 형성할 수 있는 반도체장치의 커패시터 제조 방법에 관한 것으로, 메모리 셀부와 주변회로부로 정의되어 있는 반도체 기판상에 순차적으로 형성되어 있되, 메모리 셀부에서 커패시터의 하부전극이 형성될 영역의 콘택홀이 하부전극용 제1폴리실리콘막으로 충전되어 있는 콘택홀을 갖는 층간절연막과 질화막을 사이에 두고 제1산화막을 형성하는 공정과; 상기 제1산화막의 포토리소그라피 공정을 이용하여 제1산화막 패턴을 형성하는 공정과; 상기 제1산화막 패턴을 포함하여 상기 질화막상에 하부전극용 제2폴리실리콘막을 형성하는 공정과; 상기 제2폴리실리콘막상에 제2산화막을 형성하는 공정과; 상기 반도체 기판의 메모리 셀부의 커패시터 하부전극이 형성될 부분을 제외한 여역의 상기 제2산화막상에 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 메모리 셀부의 하부전극이 형성될 영역 및 상기 메모리 셀부와 상기 주변회로부 사이의 상기 제2산화막을 포함하여 상기 제2폴리실리콘막, 그리고 상기 제1산화막 패턴의 소정의 두께가지 1차 에치백하는 공정과; 상기 포토레지스트 패턴을 제거하는 공정과; 상기 질화막상의 제1산화막 패턴 및 제2산화막을 2차 에치백하여 제거하는 공정을 포함하고 있다. 이와 같은 방법에 의해서, 종래 MLR을 이용하여 형성된 커패시터의 하부전극에 비해 상대적으로 높은 실린더를 갖는 하부전극을 형성하는 공정을 단순화할 수 있고, 커패시터의 커패시턴스 또한 안정된 값을 얻을 수 있다.

Description

반도체 장치의 커패시터 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2E도는 본 발명의 실시에에 따른 반도체 장치의 제조방법을 보여주고 있는 순차 공정도.

Claims

반도체 장치의 커패시터 제조 방법에 있어서, 메모리 셀부(A,B)와 주변회로부(C)로 정의 되어 있는 반도체 기판(10)상에 순차적으로 형성되어 있되, 메모리 셀부(A,B)에서 커패시터의 하부전극이 형성될 영역(A)의 콘택홀이 하부전극용 제1폴리실리콘막(14a)으로 충전되어 있는 콘택홀을 가즌 충간절연막(12)과 질화막(13)을 사이에 두고 제1산화막(15)을 형성하는 공정과; 상기 제1산화막(15)의 포토리소그라피 공정을 이용하여 제1산화막 패턴(15a)을 형성하는공정과; 상기 제1산화막 패턴(15a)을 포함하여 상기 질화막(13)상에 하부전극용 제2폴리실리콘막(14b)을 형성하는 공정과; 상기 제2폴리실리콘막(14b)상에 제2산화막(17)을 형성하는 공정과; 상기 반도체 기판(10)의 메모리 셀부(A,B)에서 커패시터 하부전극이 형성될 부분(A)을 제외함 영역(B,C)의 상기 제2산화막상(17)에 포토레지스트 패턴(19)을 형서하느 공정과; 상기 포토레지스트 패턴(19)을 마스크로 사용하여 상기 메모리 셀부(A,B)의 하부전극이 형성될 영역(A) 및 상기 메모리 셀부(A,B)와 상기 주변회로부(C) 사이의 상기 제2산화막(17)을 포함하여 상기 제2폴리실리콘막(14b), 그리고 상기 제1산화막 패턴(15a)의 소정의 두께까지 1차 에치백하는 공정과; 상기 포토레지스트 패턴(19)을 제거하는 공정과; 상기 질화막(13)상의 상기 제1산화막 패턴(15a) 및 상기 제2산화막(17)을 2차 에치백하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1산화막(15)은 BPSG로 형성되는 것을 특징으로 하는 반도체장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1산화막(15)은 형성하고자 하는 커패시터 하부전극에 비해 약 1000Å 정도의 범위내에서 더 높게 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1산화막(15)은 상기 제1산화막(15)의 포토리소그라피 공정에서 사용되는 포토레지스트에 비해 상대적으로 높은 식각선택비를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 주변회로부(C)는 상기 1차 에치백 공정에서 EPD(end point detection), 즉 엔드포인트를 검출하기 위한 영역인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 제1차 에치백 공정에서 상기 제1산화막 패턴(15a)은 약 1000Å정도 식각되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
제1항에 있어서, 상기 1차 에치백 공정에서 상기 제1산화막 패턴(15a)과 상기 제2폴리실리콘막(14b)의 식각선택비는 1 : 1인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.