KR910006993A - 캐시 동작용 선택성 어드레스 전이 검출 회로를 갖고 있는 메모리 - Google Patents

캐시 동작용 선택성 어드레스 전이 검출 회로를 갖고 있는 메모리 Download PDF

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KR910006993A
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더블유. 휴스톤 데오도르
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용 없음

Description

캐시 동작용 선택성 어드레스 전이 검출 회로를 갖고 있는 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따라 구성된 정적 RAM의 블럭도.
제5도는 본발명의 제2실시예에 따라 구성된 정적 RAM의 블럭도.

Claims (27)

  1. 열 및 행으로 배열된 다수의 메모리 셀, 메모리 어드레스를 수신하기 위한 어드레스 단자, 상기 메모리 어드레스의 열 부분에 응답하여 상기 메모리의 한 열을 선택하기 위한 열 디코더, 상기 열 디코더에 의해 선택된 열에서 관련된 메모리 셀의 데이타 상태를 각각 수신하고 보유하기 위한 다수의 래치, 행 어드레스에 응답하여 데이타가 단자와 통신하기 위해 한 래치를 선택하기 위한 행 디코더, 및 다수의 상기 메모리 어드레스의 상태에서의 전이에 응답하여 상기 엔에이블 신호를 발생시키기 위한 회로를 포함하는데, 각각의 상기 래치가 엔에이블 신호에 응답하여 선택되는 열에서 상기 관련된 메모리 셀로 부터 데이타 상태를 수신하도록 엔에블되는 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 엔에이블 신호를 발생시키기 위한 상기 회로가 상기 메모리의 어드레스의 상기 부분의 상태에서 전이를 검출하고, 이러한 전이에 응답하여 엔에이블 신호를 발생시키기 위한 어드레스 전이 검출 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서, 상기 엔에이블 신호를 발생시키기 위한 상기 회로가 상기 메모리의 어드레스의 상기 부분의 상태에서 전이를 검출하고, 이러한 검출에 응답하여 전이 신호를 발생시키기 위한 어드레스 전이 검출 회로, 및 상기 전이 신호를 수신하고, 상기 전이 신호의 수신에 응답하여 상기 엔에이블 신호를 발생시키기 위한 래치 제어회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제3항에 있어서, 상기 어드레스 전이 검출 회로가 디스에이블 상태를 나타내는 엔에이블/디스에이블 신호에 응답하도록 엔에이블/디스에이블 신호를 수신하고, 상기 어드레스 전이 검출 회로가 상기 어드레스의 상기 부분의 전이에 응답하여 상기 전이 신호를 발생시키는 것이 금지되는 것을 특징으로 하는 메모리 디바이스.
  5. 제3항에 있어서, 상기 래치 회로가 디스에이블 상태를 나타내는 엔에이블/디스에이블 신호에 응답하도록 엔에이블/디스에이블 신호를 수신하고, 상기 래치 제어 회로가 상기 전이 신호에 응답하여 상기 엔에이블 신호를 발생시키는 것이 금지되는 것을 특징으로 하는 메모리 디바이스.
  6. 제1항에 있어서, 상기 엔에이블 신호를 발생하기 위한 상기 회로가 디스에이블 상태를 나타내는 엔에이블/디스에이블 신호에 응답하도록 엔에이블/디스에이블 신호를 수신하고, 상기 회로가 상기 어드레스의 상기 부분의 전이 신호에 응다하여 상기 엔에이블 신호를 발생시티는 것이 금지되는 것을 특징으로 하는 메모리 디바이스.
  7. 제1항에 있어서, 상기 래치가 감지 증폭기를 포함하는 것을 특징으로 하는 메모리 디바이스.
  8. 제7항에 있어서, 각각의 상기 감지증폭기가 상기 어레이에서 단일행에 관련되는 것을 특징으로 하는 메모리 디바이스.
  9. 제7항에 있어서, 각각의 상기 감지증폭기가 상기 어레이에서 다수의 행에 관련되는 것을 특징으로 하는 메모리 디바이스.
  10. 제1항에 있어서, 상기 메모리 어드레스의 상기 부분이 상기 메모리 어드레스의 상기 열 부분이므로, 상기 래치가 상기 전이 다음에 상기 메모리 어드레스의 열 부분의 값에 응답하여 열 디코더에 의해 선택되는 열에서 메모리 셀의 데이타 상태를 수신하도록 엔에이블되는 것을 특징으로 하는 메모리 디바이스.
  11. 제1항에 있어서, 상기 행이 상이한 비트 라인을 사용하여 상기 래치와 통신하고, 상기 메모리 어드래스의 상기 부분의 전이에 응답하여 상기 비트라인을 예비충전하기 위한 예비충전 회로,
  12. 제11항에 있어서, 상기 열 디코더가 상기 메모리 어드레스의 상기 부분의 전이에 응답하여 상기 메모리 어드레스의 상기 열 부분의 상태에 대응하는 한 열의 상기 메모리 셀을 선택하는 것을 특징으로 하는 메모리 디바이스.
  13. 제1항에 있어서, 상기 데이타 단자가 출력 단자를 포함하는 것을 특징으로 하는 메모리 디바이스.
  14. 제1항에 있어서, 상기 데이타 단자가 데이타 입력 단자를 포함하고, 기입 신호를 수신하기 위한 단자를 포함하는데, 상기 기입 신호는 상기 데이타 단자에서 수신되는 데이타가 상기 행 디코더에 의해 접속되는 래치에 기입되는 것을 나타내는 특징으로 하는 메모리 디바이스.
  15. 제14항에 있어서, 상기 래치에 관련되어 선택된 열에서 메모리 셀이 상기 데이타 단자에서 수신되는 데이타를 기입하는 것을 특징으로 하는 메모리 디바이스.
  16. 각각 행 및 열로 배열되는 제1 및 제2 어레이 블럭에 배열된 다수의 메모리 셀, 열 어드레스 부분, 블럭 어드레스 부분, 및 행 어드레스 부분을 갖고 있는 메모리 어드레스를 수신하기 위한 어드레스 단자, 상기 메모리 어드레스의 상기 열 어드레스 부분에 응답하여 상기 제1 및 제2 어레이 블럭에 배열된 다수의 메모리 셀, 열 어드레스 부분, 블럭 어드레스 부분, 및 행 어드레스 부분을 갖고 있는 메모리 어드레스를 수신하기 위한 어드레스단자, 상기 메모리 어드레스의 상기 열 어드레스 부분에 응답하여 상기 제1 및 제2 어레이 블럭에서 한 열은 선택하기 위한 열 디코어, 상기 제1 및 제2 어레이 블럭에 각각 관련된 제1 및 제2 래치 그룹, 상기 메모리 어드레스의 상기 행 어드레스 부분에 응답하여 데이타 단자와 통신하기 위해 상기 제1 및 제2 래치 그룹에서 한 래치를 선택하기 위한 행 디코더, 상기 메모리 어드레스의 제1부분의 상태에서 전이를 검출하고, 이 검출에 응답하여 제1 전이 신호를 발생시키기 위한 제1 어드레스 전이 검출회로, 및 상기 제1 전이 신호에 응답하여 상기 래치에 상기 엔에이블 신호를 제공하기 위한 래치 제어 수단을 포함하는데, 상기 각각이 래치가 관련된 어레이 블럭에서 상기 메모리 셀의 한 행에 관련되고, 상기 관련된 행 및 선택된 열에서 메모리 셀의 내용을 감지하고 기억하기 위해, 각각의 상기 래치가 엔에이블 신호에 응답하여 선택되는 열에서 상기 관련되는 메모리 셀의 내용을 감지하도록 동작가능한 것을 특징으로 하는 메모리 디바이스.
  17. 제16항에 있어서, 상기 메모리 어드레스의 상기 제1부분이 상기 메모리 어드레스의 상기 열 어드레스 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
  18. 제16항에 있어서, 상기 래치 제어 수단이 상기 제1전이 신호를 수신하기 위한 입력단을 갖고, 상기 제1 전이 신호에 응답하여 리셋트 신호를 제공하기 위한 출력단을 갖고 있는 리셋트 제어 회로, 상기 메모리 어드레스의 상기 블럭 어드레스 부분 및 상기 리셋트 신호를 수신하고, 상기 블럭 어드레스를 디코딩하여 상기 리셋트 신호에 응답하며 상기 제1그룹에서 래치 및 상기 제1어레이 블럭에 대응하는 값을 갖고 있는 상기 메모리 어드레스의 상기 블럭 어드레스 부분에 상기 엔에이블 신호를 제공하기 위해 입력단을 갖고 있는 제1블럭 디코더, 및 상기 메모리 어드레스의 상기 블럭 어드레스 부분 및 상기 리셋트 신호를 수신하고, 상기 블럭 어드레스를 디코딩하며 상기 리셋트 신호에 응답하여 상기 제2그룹에서 래치 및 상기 제2어레이 블럭에 대응하는 값을 갖고 있는 상기 메모리 어드레스의 상기 블럭 어드레스 부분에 상기 엔에이블 신호를 제공하기 위해 입력단을 갖고 있는 제2블럭 디코더를 포함하는 것을 특징으로 하는 메모리 디바이스.
  19. 제16항에 있어서, 상기 메모리 어드레스의 제2부분의 상태에서 전이를 검출하고 이에 응답하여 상기 래치 제어 수단에 제2 전이 신호를 발생시키기 위한 제2 어드레스 전이 검출회로를 포함하는데, 상기 래치 제어 수단이 상기 제2 전이 신호에 응답하여 상기 래치에 상기 엔에이블 신호를 제공하는 것을 특징으로 하는 메모리 디바이스.
  20. 제19항에 있어서, 상기 제2 어드레스 전이 검출 회로가 캐시 제어 신호를 수신하므로, 상기 캐시 제어 신호가 제1논리 상태에 있을때 상기 메모리 어드레스의 상기 제2부분의 전이가 발생한 경우에 상기 제2 전이 신호는 금지되고, 상기 캐시 제어 신호가 제2 논리 상태일때 상기 메모리 어드레스의 제2부분의 전이가 발생한 경우에 상기 제2 전이 신호가 발생되는 것을 특징으로 하는 메모리 디바이스.
  21. 제20항에 있어서, 상기 메모리 어드레스의 상기 제2부분 상기 메모리 어드레스의 상기 블럭 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
  22. 제21항에 있어서, 상기 래치 제어 수단이 상기 제1 및 제2 전이 신호를 수신하기 위한 입력단을 갖고, 상기 제1 전이 신호 또는 상기 제2 전이 신호에 응답하여 리셋트 신호를 제공하기 위한 출력단을 갖고 있는 리셋트 제어 회로, 상기 메모리 어드레스의 상기 블럭 어드레스 부분 및 상기 리셋트 신호를 수신하고, 상기 블럭 어드레스를 디코딩하며 상기 리셋트 신호에 응답하여 상기 제1 그룹에서 래치 및 상기 제1 어레이 블럭에 대응하는 값을 갖고 있는 상기 메모리 어드레스의 상기 블럭 어드레스 부분에 상기 엔에이블 신호를 제공하기 위해 입력단을 갖고 있는 제1블럭 디코더, 및 상기 메모리 어드레스의 상기 블럭 어드레스 부분 및 상기 리셋트 신호를 수신하고, 상기 블럭 어드레스를 디코딩하며 상기 리셋트 신호에 응답하여 상기 제2그룹에서 래치 및 상기 제2 어레이 블럭에 대응하는 값을 갖고 있는 상기 메모리 어드레스의 상기 블럭 어드레스 부분에 상기 엔에이블 신호를 제공하기 위해 입력단을 갖고 있는 제2 블럭 디코더를 포함하는 것을 특징으로 하는 디바이스.
  23. 제16항에 있어서, 상기 래치 제어 수단이 캐시 제어 신호를 수신하고, 상기 캐시 제어 신호에 응답하여 상기 엔에이블 신호를 발생시키는 것을 특징으로 하는 메모리 디바이스.
  24. 제19항에 있어서, 캐시 제어 신호에 응답하여 상기 메모리 어드레스의 상기 제2부분 및 전이가 발생한 경우 상기 래치 제어 수단이 상기 엔에이블 신호를 발생하지 않는 것을 특징으로 하는 메모리 디바이스.
  25. 제16항에 있어서, 상기 래치들이 감지 증폭기들을 포함하는데, 각각의 상기 감지 증폭기가 한 행의 상기 제1 및 제2 어레이 블럭과 통신하는 것을 특징으로 하는 메모리 디바이스.
  26. 제16항에 있어서, 상기 래치 제어 수단이 각각 상기 제1 전이 신호 및 상기 블럭 어드레스의 상기 블럭 부분을 수신하고, 상기 전이 신호에 응답하여 상기 래치 및 관련된 어레이 블럭을 선택하는 상기 블럭 어드레스의 상기 블럭 부분에 상기 엔에이블 신호를 제공하기 위해 상기 제1 및 제2 어레이 블럭에 관련된 제1 및 제2 블럭 디코더를 포함하는 것을 특징으로 하는 메모리 디바이스.
  27. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900014992A 1989-09-22 1990-09-21 캐시 동작용 선택성 어드레스 전이 검출 회로를 갖고 있는 메모리 KR910006993A (ko)

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