KR970017692A - 테스트회로를 내장한 캐쉬 스태틱램 - Google Patents
테스트회로를 내장한 캐쉬 스태틱램 Download PDFInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
본 발명은 각 스태틱램셀의 읽기/쓰기동작을 내부에 내장된 테스트회로를 이용하여 테스트함으로써 테스트의 용이성을 높이고 테스트 시간을 단축시킬 수 있는 테스트 회로를 내장한 캐처 스태틱램에 관한 것으로, 본 발명의 테스트회로를 내장한 캐쉬 스태틱램은 4웨이 64세트 방식의 셀 어레이 구조를 갖는 스태틱램셀 어레이와, 캐러 콘트롤러로부터 인가되는 tR4way신호와 메모리관리장치로부터 인가되는 어드레스를 입력하여 4웨이 64세트 스태틱램셀 어레이의 하나의 비트라인을 갱신하여 주는 쓰기 회로부와, 스태틱램셀 어레이의 비트라인을 로직 하이상태로 충전시켜 주는 프리차지부와, 스태틱램셀 어레의 64로우 중 하나의 로우를 선택하는 워드라인 디코더와 워드라인 디코더에 의해 선택된 로우의 램 셀로부터 비트라인을 통해 읽혀진 미약한 신호를 증폭하는 감지증폭부와, 쓰기회로부로부터 인가되는 어드레스와 감지 증폭부의 출력을 비교하여 4비트의 Taghit#_0를 출력하는 비교부와, 감지증폭부를 통해 증폭된 스태틱램셀 어레이로부터 읽혀진 데이타와 캐쉬 제어기로부터의 4비트의 tRway를 입력하여 Dphilb 신호와 Phi2 신호에 따라 스태틱램셀의 정상여부를 판정하기 위한 상기 노드(AA)의 값을 산술하는 스태틱램테스트회로를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 테스트희로를 구비한 캐쉬 스태틱램의 회로도,
제2도는 제1도의 캐쉬 스태틱램에 내장된 테스트회로도,
제3도는 제2도의 캐쉬 스태틱램의 테스트회로의 동작 타이밍도.
Claims (10)
- 4웨이 64세트 방식의 셀 어레이 구조를 갖는 스태틱램셀 어레이와, 캐쉬 콘트롤러로부터 인가되는 읽기웨어선택신호(tRway)와 메모리 관리장치로부터 인가되는 어드레스를 입력하여 4웨이 64세트 스태틱램셀 어레이의 하나의 비트라인될 갱신하여 주는 쓰기회로부와, 스태틱램셀 어레이의 비트라인을 로직 하이상태로 충전시켜 주는 프리차지부와, 스태틱램셀 어레의 64로우 중 하나의 로울을 선택하는 워드라인 디코더부와, 워드라인 디코더부에 의해 선택된 로우의 램셀로부터 비트라인을 통해 읽혀진 미약한 신호를 증폭하는 감지증폭부와, 상기 쓰기회로부로부터 인가되는 어드레스와 상기 감지 증폭부의 출력을 비교하여 신호(Taghit#_0)를 출력하는 비교부와, 상기 감지증폭부를 통해 증폭된 스태틱램셀 어레이로부터 읽혀진 데이타와 캐쉬 제어기로부터의 읽기웨이선택신호(tRway)론 입력하여 신호(Dphilb)와 신호(Phi2) 신호에 따라 스태틱램셀의 정상여부를 판정하기 위한 노드(AA)의 값을 산출하는 테스트회로를 포함하는 것을 특징으로 하는 테스트회로를 내장한 캐쉬스태틱램.
- 제1항에 있어서, 상기 테스트회로는 제1상에서 신호(Dphilb)를 입력하여 상기 노드(AA)를 프리차지시켜 주기 위한 프리차지수단과, 캐쉬 콘트롤러로부터의 읽기웨이 선택신호와 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 데이타를 입력하여 상기 노드(AA)의 값을 산출하기 위한 노드값 산출수단과, 상기 노드값 산출수단의 출력을 반전시켜 주기 위한 반전수단과, 제2상에서 신호(Philf)에 따라서 반전부출 통과한 상기 노드값 산출수단의 출력을 출력단자를 통해 직렬로 출력함과 동시에 저장하기 위한 출력수단을 포함하는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 스태틱램.
- 제2항에 있어서, 상기 프리차지수단은 제1상에서 게이트에 인가되는 신호(Dphilb)에 따라 구동되는 풀업용 제1P형 모스 트랜지스터를 포함하는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 스태틱램.
- 제2항에 있어서, 상기 노드값 산출수단은 캐쉬 콘트롤러로부터의 제1읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제1데이타를 입력하기 상기 노드(AA)의 값을 산출하기 위한 제1산출수단과, 캐쉬 콘트롤러로부터의 제2읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제2데이타를 입력하여 상기 노드(AA)외 간을 산출하기 위한 제2산출수단과, 캐쉬 콘트롤러로부터의 제3읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제3데이타를 입력하여 상기 노드(AA)의 값을 산출하기 위한 제3산출수단과, 캐쉬 콘트롤러로부터의 제4읽기웨이 선택신호와 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제4데이타를 입력하여 상기 노드(AA)의 값을 산출하기 위한 제4산출수단으로 이루어지는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 스태틱램.
- 제4항에 있어서. 상기 제1산출수단은 캐쉬 콘트롤러로부터의 제1읽기레이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제1데이타가 각각 게이트에 인가되는 직렬연결된 제1 및 제2N형 모스트랜지스터로 이루어지는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 스태틱램.
- 제4항에 있어서, 상기 제2산출수단은 캐쉬 콘트롤러로부터의 제2읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을- 통해 읽혀진 제2데이타가 각각 게이트에 인가되는 직렬연결된 제3 및 제4N형 모스트랜지스터로 이루어지는 것을 특징으로 하는 테스트회로가 내장된 캐쉬 스태틱램.
- 제4항에 있어서, 상기 제3산출수단은 캐쉬 콘트롤러로부터의 제3읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제3데이타가 각각 게이트에 인가되는 직렬연결된 제5 및 제6N형 모스트랜지스터로 이루인지는 것을 특징으로 하는 테스트회로가 내장된 캐쉬 스태틱램.
- 제4항에 있어서, 상기 제4산출수단은 캐쉬 콘트롤러로부터의 제4읽기웨이 선택신호와 상기 감지증폭부로부터 인가되는 비트라인을 통해 읽혀진 제4데이타가 각각 게이트에 인가되는 직렬연결된 제7 및 제8N형 모스트랜지스터로 이루어지는 것을 특징으로 하는 테스트회로가 내장된 캐쉬 스태틱램.
- 제2항에 있어서, 상기 반전수단은 상기 노드값 산출수단의 출력이 각각 게이트에 인가되는 제2P형 모스 트랜지스터와 제9N형 모스 트랜지스터로 구성되는 CMOS 트랜지스터와, 상기 노드값 산출수단의 출력을 래치 하기 위한 제1 및 제2인버터를 포함하는 것을 특징으로 하는 테스트회로가 내장된 캐쉬 스태틱램.
- 제2항에 있어서 상기 출력수단은 인가되는 소정 입력신호(Phi2)를 반전시키는 제3인버터와, 상기 소정 입력신호(Phi2)와 상기 제3인버터를 통해 반전된 신호에 따라 구동되어 반전부의 출력을 전달하기 위한 전송게이트와, 상기 전송 게이트를 통과한 상기 반전수단의 출력을 반전시켜 본래의 노드값 산출수단의 출력을 출력단자로 출력하기 위한 제4인버터와, 반전부의 출력을 산출하기 위한 제5 및 제6인버터를 포함하는 것을 특징으로 하는 테스트회로가 내장된 캐쉬 스태틱램.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101252367B1 (ko) * | 2008-09-30 | 2013-04-08 | 인텔 코오퍼레이션 | 저전압 동작 동안 캐시 부분의 디스에이블 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5872467A (en) * | 1997-07-31 | 1999-02-16 | Winbond Electronics Corporation | Dynamic comparator with improved pre-charge/set-up time |
US6237124B1 (en) * | 1998-03-16 | 2001-05-22 | Actel Corporation | Methods for errors checking the configuration SRAM and user assignable SRAM data in a field programmable gate array |
US6772387B1 (en) * | 1998-03-16 | 2004-08-03 | Actel Corporation | Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture |
US7146441B1 (en) * | 1998-03-16 | 2006-12-05 | Actel Corporation | SRAM bus architecture and interconnect to an FPGA |
US6990010B1 (en) * | 2003-08-06 | 2006-01-24 | Actel Corporation | Deglitching circuits for a radiation-hardened static random access memory based programmable architecture |
US7193889B2 (en) * | 2004-02-11 | 2007-03-20 | Hewlett-Packard Development Company, Lp. | Switching of MRAM devices having soft magnetic reference layers |
KR101215974B1 (ko) * | 2011-04-29 | 2012-12-27 | 에스케이하이닉스 주식회사 | 동일성 판별회로 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592996B2 (ja) * | 1976-05-24 | 1984-01-21 | 株式会社日立製作所 | 半導体記憶回路 |
US4575792A (en) * | 1982-03-31 | 1986-03-11 | Honeywell Information Systems Inc. | Shared interface apparatus for testing the memory sections of a cache unit |
US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
GB2256279B (en) * | 1988-08-30 | 1993-05-12 | Mitsubishi Electric Corp | Semiconductor memory device |
US5276833A (en) * | 1990-07-02 | 1994-01-04 | Chips And Technologies, Inc. | Data cache management system with test mode using index registers and CAS disable and posted write disable |
US5457696A (en) * | 1991-08-08 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having internal test circuit |
EP0578876A1 (en) * | 1992-06-30 | 1994-01-19 | Nec Corporation | Static random access memory device with memory cell testing circuit |
JP2601120B2 (ja) * | 1993-01-25 | 1997-04-16 | 日本電気株式会社 | 並列テスト回路 |
US5619460A (en) * | 1995-06-07 | 1997-04-08 | International Business Machines Corporation | Method of testing a random access memory |
-
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101252367B1 (ko) * | 2008-09-30 | 2013-04-08 | 인텔 코오퍼레이션 | 저전압 동작 동안 캐시 부분의 디스에이블 |
Also Published As
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