KR970005729B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 확산층 및 다결정 실리콘의 게이트에 금속 배선의 콘택홀을 형성한 반도체 장치의 단면도.
제2도는 이 발명의 실시예에 다른 콘택 홀을 형성한 반도체 장치의 단면도.
제3도 (a) 내지 (h)는 제2도의 반도체 장치의 제조 공정도이다.
이 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 미세한 콘택 홀을 통해 전극배선을 양호하게 접속시키는 공정을 개량시킨 반도체 장치의 제조방법에 관한 것이다.
MOS 디바이스에 있어서의 전극 배선 기술은 게이트 전극, 소오스/드레인 확산층, 그들의 콘택 및 각 소자를 상호 접속하는 알루미늄 배선 등으로 분류된다. 이들 전극 배선 특성은 고집적화에 의하여 여러가지 영향을 받는다.
게이트 전극 재료는 저항률이 낮은 것이 바람직하나 디자인 규격이 1㎛ 이하로 되면 지금까지의 고집적화에 의한 소자 동작속도의 향상 효과가 없어지고 미세화에 의한 배선 저항의 증가와, 배선 피치축소에 의한 용량 증대에 따른 소자 동작속도의 저하를 초래한다. 따라서 게이트 전극의 저저항화가 필요하며, 현재 저저항 재료로서 특성이 다결정 실리콘에 유사하고 저항이 다결정 실리콘보다 낮은 고융점 금속 실리사이드를 사용하고, 그 실리사이드를 사용한 경우에서도 실리사이드와 다결정 실리콘의 적층구조(폴리사이드)가 실용화되었다.
또한, 게이트 길이가 짧아짐에 따라 소오스/드레인의 확산접함의 깊이가 얇아지고 이에 따라 필연적으로 확산층의 시트저항을 증대시키는 결과, 확산층 배선저항 및 확산층과 알루미늄 배선과의 콘택 저항이 증대하여 소자동작에 악영향을 미친다. 따라서 얕은 확산층에서의 저저항화가 중요한 과제이다. 이에 대해 확산층 상에 저저항을 마련하는 방법으로 열처리에 의한 금속과 실리콘 실리사이디션 반응을 이용하여 저저항 실리사이드를 형성하는 방법이 사용된다.
금속 배선재료로서 알루미늄은 스라이크에 의한 접합파괴를 예방할 수 있고 또한 일렉트로닉 마이그레이션(electronic migration)의 내량을 크게 하기 위하여 실리콘을 함유한 알루미늄 합금이 사용되고 있다. 그런데 알루미늄 배선에서는 콘택 홀의 실리콘 면의 상측에서 알루미늄 배선중의 과잉 실리콘이 에피텍셜적으로 재결정하여 커다란 괴상 석출물을 만들기 쉽다. 이 콘택 홀 내의 괴상 석출물을 콘택저항의 이상증대를 야기하기 쉽다.
또한 확산층의 접합 깊이가 얕아짐에 따라 알루미늄 스파이크에 의한 접합 파괴가 발생하기 쉽고 실리콘 함유의 알루미늄 배선을 사용하여도 낮은 접합심도에서는 접합이 파괴될 가능성이 매우 높다.
이상과 같은 실리콘의 괴상 석출 및 알루미늄 스파이크에 의한 접합 파괴 등을 방지하기 위하여 알루미늄 배선의 하측에 실리사이드 또는 고융점 금속의 얇은 막으로 된 배리어 메탈(barrier metal)을 삽입하는 방법이 채용되고 있다.
이제까지 언급된 실리사이드를 형성하여 게이트 전극의 저저항화, 확산층 위의 저저항화 및 배리어 메탈의 기능을 실현시킨 방법으로 제조된 종래의 반도체 장치를 제1도에 나타내었다.
제1도는 확산층 및 게이트에 금속 배선의 콘택 홀을 형성한 반도체 장치의 단면도이다.
제1도에 나타난 바와 같이 반도체 기판(10) 위에 게이트 산화막(12)을 형성한다. 이어, 다결정 실리콘을 CVD법으로 형성하고, 그 결과 구조의 표면을 건식에칭법으로 패터닝하여 게이트 전극(14)을 형성한다. 그리고 게이트 전극(14)의 측벽에 스페이서(16)를 형성하고, 게이트 전극(14)을 마스크로 하여 소오스, 드레인 영역의 확산층(15)을 형성한다. 이어 고융점 금속, 예를들면 티타늄(Ti)을 스퍼터링법으로 증착하고 열처리 공정을 통하여 게이트 전극(14) 및 소오스, 드레인 영역(15), 즉 확산층(15) 위에만 티타늄(Ti) 실리사이드(18)를 형성한다. 그리고 미반응 티타늄(Ti)은 제거한다. 상기 실리사이드 형성 후의 결과적인 구조의 표면에 게이트절연막(20)을 형성한 후, 사진 식각 공정으로 게이트 전극(14) 및 확산층(15)에 콘택 홀(21)(23)을 형성한다. 마지막으로 알루미늄막을 증착하고 사진 식각 공정으로 패터닝하여 게이트 배선막(25) 및 소오스 및 드레인 배선 전극(24)을 형성한다.
그러나 이와 같은 방법으로 제조되는 종래의 반도체 장치에서는 다음과 같은 문제점이 발생한다. 제1도에서 소오스, 드레인 배선층 및 게이트 전극배선층(24)(25)과의 전기적 접속을 위한 콘택 홀(21)(23) 형성을 위해 게이트 절연막(20)을 이방성 식각하게 되는데 이때 게이트 절연막(20)의 식각과 함께 게이트 전극(14) 및 확산층(15) 위에 있는 티타늄 열처리로 형성된 실리사이드(18)까지 손상이 된다. 이렇게 되면 실리사이드(18)의 본래의 기능을 달성하지 못하게 된다.
이 발명은 상기와 같은 문제점을 해소하기 위하여 창안된 것으로 절연막의 식각과 함께 손상되는 실리사이드층을 개선하여 접촉저항이 낮고 접합파괴 및 실리콘의 괴상석출을 방지할 수 있는 콘택 홀을 실현할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 이 발명은 반도체 기판 위에 게이트 산화막을 형성한 후 다결정 실리콘으로 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측벽에 스페이서를 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 확산층을 형성하는 공정과, 상기 게이트 전극 및 확산층 위에만 제1실리사이드를 형성하는 공정과, 상기 제1실리사이드 형성공정 후 게이트 절연막을 형성하는 공정과, 상기 게이트 전극 및 확산층 위에 콘택 홀을 형성하는 공정과, 상기 게이트 절연막 위에 배선층을 형성하여 상기 배선층과 상기 게이트 전극 및 확산층이 접속되게 하는 공정으로 이루어진 반도체 장치의 제조방법에 있어서, 상기 배선층 형성공정 전에 상기 배선층과 게이트 전극 및 확산층에 형성된 상기 제1실리사이드와의 접촉부 사이에 제2실리사이드를 형성하는 공정을 더 포함하는 것을 특징으로 한다.
이러한 특징을 가지는 이 발명은 콘택 홀 형성 후 콘택 홀 형성 부위에 다시 실리사이드를 형성시키는 공정을 추가함으로써 보강된 실리사이드 형성에 따른 게이트 전극의 저저항화, 확산층의 저접촉저항, 배리어 메탈로서의 기능등 여러 가지 장점을 충분히 얻을 수 있다.
이하, 첨부된 도면을 참조하여 이 발명의 실시예를 상세히 설명한다.
제2도는 이 발명의 실시예에 따른 콘택 홀을 형성한 반도체 장치의 단면도이다. 이 단면도에 나타낸 바와 같이 이 발명이 종래의 기술과 다른 점은 콘택 홀(21)(23) 형성 후 콘택 홀의 저단부에 손상되는 실리사이드(18)에 티타늄(Ti)을 열처리 공정으로 재차 실리사이드(22)를 형성하여 원래의 실리사이드(18)를 보강하여 주는 간단한 방법으로 접촉저항이 낮고 접합파괴 및 실리콘의 괴장석출을 방지할 수 있는 콘택홀(21)(23)을 형성할 수 있다.
이와 같은 반도체 장치의 제조방법을 제3도 (a) 내지 (h)를 참조하여 설명한다.
제3도 (a) 내지 (h)는 이 발명의 실시예를 보인 반도체 장치의 제조방법에 따른 제조 공정도로서, 이는 MOS 트랜지스터에 이 발명의 실리사이드층을 보강하는 방법이 적용된 실시예를 나타낸 것이다. 먼저, 제3도(a)에 나타낸 바와 같이 반도체 기판(10) 위에 게이트 산화막(12)을 소자영역에 열산화방법으로 형성시킨다. 이어, 다결정 실리콘을 CVD법으로 형성시키고, 그 결과 구조의 표면을 건식에칭법으로 패터닝하여 게이트 전극(14)을 형성시킨다. 그리고 게이트 전극(14)의 측벽에 스페이서(16)를 형성하고, 게이트 전극(14)을 마스크로 하여 상기 공정의 결과 구조 표면에 이온을 주입시키고, 표면을 1000℃에서 30분간 열처리하여 소오스 영역과 드레인 영역의 확산층(15)을 형성시킨다. 상기 열처리 공정은 게이트 전극(14)의 공유저항을 감소시키는 역할을 한다. 이어 고융점 금속을 스퍼터링법으로 증착하고 열처리 공정을 통하여 게이트 전극(14) 위와 소오스, 드레인 영역, 즉 확산층(15)에 실리사이드(18)를 형성하는 이른바 실리사이디션을 실시한다. 여기서 고융점 금속으로는 비교적 저온에서 실리사이드화하고 저저항의 실리사이드를 형성할 수 있는 티타늄(Ti)을 사용한다.
상기 실리사이디션법은 제3도(b) 및 (c)에 나타낸 것으로 실리사이드 프로세스라고 하며 실리사이드와 고융점 금 속의 내약품성 차이를 이용하여 다결정 실리콘막의 게이트 전극(14)와 확산층(15)의 실리콘 위에만 저저항 실리사이드(18)층을 형성하는 것이다. 이러한 방법은 확산층(15)과 동시에 게이트 전극(14)도 자기정합(self align)적으로 저저항할 수 있다는 특징을 가지고 있으며 미세 프로세스에 적합한 기술이다. 다음 공정으로 제3도(d)에 나타낸 바와 같이 CVD법으로 실리사이디션 공정의 결과적인 구조의 표면에 게이트 절연막(20)을 형성시킨 다음, 제3도(e)에서처럼 사진 식각 공정으로 게이트 전극(14) 및 확산층(15)에 콘택 홀(21)(23)을 형성한다. 이대 콘택 홀(21)(23)의 저단부(26)(28)에는 식각공정으로 다소 손상된 메탈 층이 형성될 수도 있다. 이러한 결과 구조 표면 위에 고융점메탈 예를들면 티타늄(Ti)을 스퍼터링법으로 형성한 후 열처리 공정을 거쳐 티타늄(Ti) 제2실리사이드(22)를 형성하고(제3도(f)), 미 반응 티타늄(Ti)을 제거하면 제3도(g)와 같이 된다. 마지막으로 알루미늄막을 증착하고 사진 식각공정으로 패터닝하여 게이트 배선 전극(5) 및 소오스, 드레인 배선전극(24)을 형성하면 제3도(h)와 같이 이 발명에 따른 반도체 장치가 완성된다. 그런데 상기 제2실리사이드(22) 형성 후 미반응티타늄(Ti)을 제거하는 공정은 게이트 및 소오스, 드레인 배선 전극형성을 위한 패터닝시에 함께 실시할 수도 있다.
이와같이 이 발명의 반도체 장치의 제조방법에 의하면 MOS 트랜지스터 게이트 전극 및 확산층위에 실리사이드를 형성하는 공정에 있어서 콘택 홀 형성 후 손상되는 실리사이드를 티타늄(Ti)을 열처리 공정으로 재차 실리사이드를 형성하여 원래의 실리사이드를 보강하여 주는 간단한 방법으로 접촉저항이 낮고 접합파괴 및 실리콘의 괴상석출을 방지할 수 있다.
Claims (4)
- 반도체 기판(10) 위에 게이트 산화막(12)을 형성한 후, 다결정 실리콘으로 게이트 전극(14)을 형성하는 공정과, 상기 게이트 전극(14)의 측벽에 스페이서(16)를 형성하는 공정과, 상기 게이트 전극(14)을 마스크로 하여 확산층(15)을 형성하는 공정과, 상기 게이트 전극(14) 및 확산층(15) 위에만 제1실리사이드(18)를 형성하는 공정과, 상기 제1실리사이드 형성 공정 후 절연막(20)을 형성하는 공정과, 상기 게이트 전극(14) 및 확산층(15)위에 콘택 홀(21)(23)을 형성하는 공정과, 상기 절연막(20) 위에 배선층(24)(25)을 형성하여 상기 배선층(24)(25)과 상기 게이트 전극(14) 및 확산층(15)이 접속되게 하는 공정으로 이루어진 반도체 장치의 제조방법에 있어서, 상기 배선층(24)(25) 형성공정 전에 상기 배선층(24)(25)과 게이트 전극(14) 및 확산층(15)에 형성된 상기 제1실리사이드(18)와의 접촉부사이에 제2실리사이드(22)를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2실리사이드(22) 형성 공정은 티타늄(Ti)을 퇴적시킨 다음 열처리하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2실리사이드(22)는 확산층(15)과 동시에 게이트 전극(14) 위에 형성되는 제1실리사이드(18) 위에 전기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2실리사이드(22)는 상기 콘택 홀(21)(23)을 통하여 접촉되는 배선층(24)(25)과 게이트 전극(14) 및 확산층(15) 사이에서 배리어 메탈로 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
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