KR940004419B1

KR940004419B1 - Mos형 반도체장치 및 그 제조방법

Info

Publication number: KR940004419B1
Application number: KR1019910004321A
Authority: KR
Inventors: 히데키 시바타
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1990-03-19
Filing date: 1991-03-19
Publication date: 1994-05-25
Also published as: JP2752222B2; JPH03268436A

Abstract

내용 없음.

Description

MOS형 반도체장치 및 그 제조방법

제1a도 내지 제1b도는 각각 본 발명의 1실시예 방법에 따른 MOSFET의 제조공정을 순차적으로 도시해 놓은 단면도.

제2도는 본 발명의 1실시예에 따른 MOSFET의 상면도.

제3a도는 종래의 MOSFET의 구성을 나타낸 단면도.

제3b도는 종래의 MOSFET의 상면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘반도체기판 2_-1, 2_-2: 소자분리절연막

3 : 게이트산화막 4 : 게이트전극

5_-1, 5_-2: 후산화막 6_-1, 6_-2: Si₃N₄막

7 : 불순물확산층 8 : 다결정산화막

9 : Ti막 10 : TiSix막

11 : 층간절연막 12 : 접속구멍

13 : 금속배선

[산업상의 이용분야]

본 발명은 고속동작 및 고집적도가 요구되는 반도체집적회로에 사용되는 MOS형 반도체장치 및 그 제조방법에 관한 것으로, 특히 MOSFET(MOS형 전계효과트랜지스터)에 적용되는 것에 관한 것이다.

[종래의 기술 및 그 문제점]

제3a도는 종래의 MOSFET의 구성을 나타낸 단면도로, 반도체기판(31)상의 소자분리절연막(32)에 둘러싸여진 소자영역에 게이트절연막(33)을 통해서 게이트전극(34)이 형성되어 있고, 이 게이트전극(34) 양측의 기판(31) 표면에는 소오스, 드레인영역으로서 불순물확산층(35)이 각각 형성되어 있다. 그리고 상기 게이트전극(34)상의 후산화막(36)을 통해서 층간절연막(37)이 형성되고, 확산층(35)의 일부상면이 노출되는 접속구멍(38)이 개공되어 소오스, 드레인영역의 접속전극(39)이 형성되어 있다.

상기 구성에서는 제3b도의 MOSFET의 상면도에 나타낸 바와 같이 접속구멍(38)은 게이트전극(34), 불순물확산층(35)에 대한 마스크정합여유를 충분히 갖도록 개공된다. 예를 들어 게이트전극(34)과 접속구멍(38)의 여유폭(A)은 게이트전극의 폭에 필적하는 정도로 크게 설정되게 된다. 또 불순물확산층(35)과의 여유폭(B)도 상기 폭(A)에 따라서 크게 설정된다.

그러나, 상기와 같은 구성에서는 필연적으로 불순물확산층(35)의 면적이 커져서 소자의 미세화가 방해받게 됨은 물론, 확산용량도 커지기 때문에 동작속도가 저하되는 원인으로 되게 된다.

또, 접속전극(39)은 예컨대 Al(알루미늄)을 베이스로 한 각종 금속의 합금등으로 이루어진 금속배선층인데, 최근 미세화에 의해 불순물확산층(35)의 깊이가 얕아져서 상기 접속전극(39)의 금속배선층과 불순물확산층(35)의 화학반응에 접속저항의 증대나 접합파괴가 초래될 우려가 있게 된다.

이와 같이 종래의 MOSFET에서는 게이트전극 및 불순물확산에 대하여 충분한 정합여유를 갖도록 접속구멍이 형성되기 때문에 불순물확산층의 면적이 커지게 되어 소자의 미세화가 방해받게 되고, 확산용량도 크게 되기 때문에 동작의 고속화가 달성될 수 없게 된다. 또, 확산층의 깊이가 얕아져서 불순물확산층과 접속되는 금속배선층과의 화학반응에 의해 접속저항의 증대나 접합파괴가 초래된다는 결점이 있게 된다.

[발명의 목적]

이에, 본 발명은 상기한 사정을 감안해서 발명된 것으로, 고속동작 및 고집적도를 갖추면서 고신뢰성을 갖는 MOS형 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 실현하기 위한 본 발명에 따른 MOS형 반도체장치는 반도체기판상의 게이트전극 양측면에 제1도전형의 측벽이 설치되고, 이 측벽이 상기 게이트전극 양측의 기판표면에 형성된 제1도전형의 불순물 확산층 각각과의 접속전극으로 되어 있는 것을 특징으로 하고 있는, 반도체기판상에 형성된 소자분리용 제1절연막과, 이 제1절연막에 둘러싸여진 기판상에 형성된 제2절연막, 이 제2절연막상에 선택적으로 형성된 게이트전극, 상기 게이트전극을 덮고 있는 제3절연막, 상기 게이트전극 양측의 기판표면에 형성된 소오스 및 드레인영역으로서의 제1도전형의 불순물확산층, 이 불순물확산층을 덮고 있는 상기 게이트전극 양측면의 제1도전형의 측벽, 이 측벽과 상기 게이트전극 및 제1절연막의 각각의 일부 상면을 덮도록 형성된 고융점금속규화물층 및 이 고융점 금속규화물층상에 접속되는 배선전극으로 구성되어 있다.

또한, 본 발명의 MOS형 반도체장치의 제조방법은 반도체기판상에 소자분리용의 제1절연막을 형성하는 공정과, 이 제1절연막에 둘러싸여진 기판상에 제2절연막을 형성하는 공정, 이 제2절연막상에 선택적으로 게이트전극을 형성하는 공정, 이 게이트전극을 덮는 제3절연막을 형성하는 공정, 이 제3절연막으로 덮여진 게이트전극의 상면 및 양측면을 피복함과 더불어 그 게이트전극 양측면 근방의 기판표면에 연장되도록 내산화성의 제4절연막을 형성하는 공정, 이 제4절연막을 마스크로 하여 소자분리용 제5절연막을 형성하는 공정, 상기 제4절연막 및 이 제4절연막하의 상기 제2절연막을 제거하는 공정, 전면에 제1도전형의 도전막을 퇴적함과 더불어 상기 게이트전극 양측의 기판표면에 제1도전형의 불순물을 도입하여 소오스 및 드레인영역을 형성하는 공정, 상기 제1도전형의 도전막을 상기 게이트전극 양측면 및 상기 소오스, 드레인 영역상을 덮도록 잔존시켜 게이트측벽전극을 형성하는 공정, 전면에 고융점금속층을 증착형성하고 진공가열하여 상기 도전막과 반응시킴으로써 상기 증착한 고융점금속의 일부를 고융점금속규화물층으로 변환하는 공정, 이 고융점금속규화물층 이외의 미반응의 금속층을 제거하는 공정 및 층간절연막형성후 상기 고용점금속 규화물층상으로 접속구멍을 개공하는 공정으로 구성되어 있다.

[작용]

본 발명에서는 게이트전극 양측면의 측벽이 게이트측벽전극으로서 소오스, 드레인영역 각각과의 접속전극으로 되므로 소오스, 드레인영역의 축소화가 도모된다. 더우기 이 게이트측벽전극상에 형성되는 고융점금속 규화물층은 게이트측벽전극과 그 위에 증착형성된 고융점금속을 반응시켜 형성하는 것이고, 자기정합적으로 게이트전극 및 제1절연막 각각의 일부상면을 덮도록 형성되기 때문에 접속여유가 충분하게 되는 구조로 된다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

제1a도 내지 제1d도는 본 발명의 1실시예 방법에 의한 MOSFET의 제조공정을 순차 나타낸 단면도이다.

우선, 실리콘기판(1)상에 소자분리절연막(2_-1)을 4000~5000Å 형성한후, 게이트산화막(3)을 형성한다. 그후 주지의 기술로 게이트전극(4)으로 되는 다결정실리콘막, 후산화막(5_-1), Si₃N₄막(6_-1)을 순차 퇴적하고, 이를 이방성 에칭한 다음 다시 산화하여 게이트전극표면의 후산화막(5_-2)을 형성한다.이어, CVD법(화학적 기상성장법) 등으로 전면에 Si₃N₄막(6_-2)을 퇴적하고 RIE법(반응성 이온에칭) 등으로 에칭백함으로써 게이트전극 양측면에 Si₃N₄막(6_-2)을 잔존시킨다[제1a도].

이어, 상기 Si₃N₄막(6_-1,6_-2)을 마스크로 하여 900~1000℃의 분위기중에서 제2소자분리절연막(2_-2)을 2000~3000Å 형성한 후, Si₃N₄막(6_-1,6_-2)을 에칭 제거하고, 이어서 Si₃N₄막(6_-2)하의 산화막을 제거하여 게이트전극 양측의 기판(1)표면을 노출시킨다[제1b도].

다음, 상기 노출된 기판표면에 소오스, 드레인영역을 형성한다. 예를들어 N형 영역을 형성하는 경우는 As를, P형 영역을 형성하는 경우는 BF₂를 40~60KeV에서 도우즈량 1~5×10¹⁵cm^-2이온주입한다. 그후 CVD법 등으로 전면에 다결정실리콘막(8)을 형성하고, 불순물확산층(7)과 동일한 불순물을 도우핑하여 RIE법등을 이용하여 에칭백함으로써 불순물확산층(7)을 덮도록 상기 다결정실리콘(8)을 게이트전극표면에 잔존시킨다. 그리고 전면에 Ti막(9)을 스퍼터증착한 후, 진공중에서 Ar가스를 도입하고 400~500℃의 열처리를 행한다. 이것에 의해 Ti막(9)은 다결정실리콘막(8)중의 실리콘을 소비하여 실리사이드화됨으로써 TiSix(단, x=2.0~2.5)막(10)으로서 게이트전극상부 및 소자분리절연막(2_-2)의 상부에 이르도록 형성된다[제1c도].

이어, 상기 TiSix막(10) 이외의 미반응 Ti막(9)을 불소계약품으로 에칭제거한다. 그후 전면에 CVD산 화막 및 BPSG막을 퇴적하고, 평탄화된 층간절연막(11)상에 TiSix막(10)의 일부 상면이 노출되도록 접속구멍(12)을 형성하여 금속배선(13)을 형성한다[제1d도].

상기 실시예 방법에 의하면, 게이트전극(4)의 측벽[다결정실리콘막(8)] 각각의 직접 소오스, 드레인영역[불순물확산층(7)]의 접속전극으로 되어 정합여유를 설치할 필요가 없게 된다. 또 게이트전극 상부 및 소자 분리 절연막의 상부에까지 연장되는 면적이 넓은 TiSix막(10)이 자기 정합적으로 정합여유를 제공하게 된다.

제2도는 상기 실시예의 상면도로, 이와 같이 TiSix막(10)이 접속구멍(12)의 정합여유를 충분히 가지면서 미세화될 수 있게 된다. 더우기, 소오스, 드레인전극으로서의 불순물확산층(7)은 게이트전극(4) 측벽의 다결정실리콘막(8)의 폭만으로 억제되고 여분의 불순물확산층영역이 삭제되기 때문에 확산층용량이 저감되어 동작의 고속화가 달성된다.

또, 분순물확산층(7)상에 다결정실리콘막(8)이 설치되어 있기 때문에 불순물확산층(7)과 금속배선(13)의 사이에서 화학반응이 일어나지 않게 된다. 따라서 접속저항의 증대나 접합파괴의 문제가 해소된다.

또, 상기 실시예 방법에서는 다결정실리콘막(8)중의 실리콘을 소비하여 실리사이드화되는 금속으로서 Ti막(9)을 이용하였지만, 이에 한정되지 않고 W, Mo등의 고융점금속이라면 좋게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 게이트전극측벽이 접속전극으로 되므로 소오스, 드레인영역을 축소할 수 있게 되고, 또 상기 게이트전극측벽을 덮는 실리사이드가 자기정합적으로 정합여유를 제공하게 되므로 MOSFET의 고집적화, 동작의 고속화에 기여햐여 높은 신뢰성을 갖는 MOS형 반도체장치 및 그 제조방법을 제공할 수 있게 된다.

Claims

반도체기판(1)상의 게이트전극(4) 양측면에 제1도전형의 측벽(8)이 설치되고, 이 측벽(8)이 상기 게이트전극(4) 양측의 기판표면에 형성된 제1도전형의 불순물 확산층(7) 각각과의 접속전극으로 되어 있는 것을 특징으로 하는 MOS형 반도체장치.
반도체기판(1)상에 형성된 소자분리용 제1절연막(2_-1,2_-2)과, 상기 제1절연막(2_-1,2_-2)에 둘러싸여진 기판상에 형성된 제2절연막(3), 상기 제2절연막(3)상에 선택적으로 형성된 게이트전극(4), 상기 게이트전극(4)를 덮고 있는 제3절연막(5_-1,5_-2), 상기 게이트전극(4) 양측의 기판표면에 형성된 소오스, 드레인영역으로서의 제1도전형의 불순물확산층(7), 상기 불순물확산층(7)을 덮는 상기 게이트전극(4) 양측면의 제1도전형의 측벽(8), 상기 측벽(8)과 상기 게이트전극(4) 및 제1절연막(2_-1,2_-2)의 각각의 일부 상면을 덮도록 형성된 고융점금속규화물층(10) 및 상기 고융점금속규화물층(10)상에 접속되는 배선전극(13)을 구비하여 구성된 것을 특징으로 하는 MOS형 반도체장치.
반도체기판(1)상에 소자분리용의 제1절연막(2_-1)을 형성하는 공정과, 상기 제1절연막(2_-1)에 둘러싸여진 기판(1)상에 제2절연막(3)을 형성하는 공정, 상기 제2절연막(3)상에 선택적으로 게이트전극(4)을 형성하는 공정, 상기 게이트전극(4)을 덮는 제3절연막(5_-1,5_-2)을 형성하는 공정, 상기 제3절연막(5_-1,5_-2)으로 피복된 게이트전극(4)의 상면 및 양측면을 피복함과 더불어 그 게이트전극(4) 양측면 근방의 기판표면으로 연장되도록 내산화성의 제4절연막(6_-1,6_-2)을 형성하는 공정, 상기 제4절연막(6_-1,6_-2)을 마스크로 하여 소자분리용 제5절연막(2_-2)을 형성하는 공정,상기 제4절연막(6_-1,6_-2) 및 이 제4절연막(6_-1,6_-2)아래의 상기 제2절연막(3)을 제거하는 공정, 상기 게이트전극(4) 양측의 기판표면에 제1도전형의 불순물을 도입하여 소오스, 드레인영역(7)을 형성함과 더불어, 전면에 제1도전형의 도전막(8)을 퇴적하는 공정, 상기 제1도전형의 도전막(8)을 상기 게이트전극(4) 양측면 및 상기 소오스, 드레인영역(7)상을 덮도록 잔존시켜 게이트측벽전극을 형성하는 공정, 전면에 고융점금속층(9)을 증착형성하고, 진공가열하여 상기 도전막(8)과 반응시킴으로써 상기 증착한 고점금속의 일부를 고융점금속규화물층(10)으로 변환시키는 공정, 상기 고융점금속규화물층(10) 이외의 미반응의 금속층을 제거하는 공정 및 층간절연막(11) 형성후 상기 고융점금속규화물층(10) 상으로 접속구멍을 뚫는 공정을 구비한 것을 특징으로 하는 MOS형 반도체장치의 제조방법.