JP2966647B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に、素子特性の向上を可能とした半
導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】以下、従来の半導体装置の構造について
説明する。

【０００３】まず図２３を参照して、シリコン基板５１
の表面に分離酸化膜５２が形成されている。分離酸化膜
５２により分離された素子形成領域には、ゲート酸化膜
５３を介してゲート電極５４が形成されている。ゲート
電極５４を両側から挟む位置であって、シリコン基板５
１の表面には、低濃度不純物領域５６（１０¹⁶〜１０ ¹⁸
ｃｍ^-3）が形成されている。さらに、この低濃度不純物
領域５６の外側には、高濃度不純物領域５５（１０¹⁹〜
１０²¹ｃｍ^-3）が形成されている。この低濃度不純物領
域５６および高濃度不純物領域５５によりソース／ドレ
イン領域７５，７６を形成している。以上により、ＬＤ
Ｄ（Lightly Doped Drain ）構造のＭＯＳ電界効果トラ
ンジスタが形成されている。

【０００４】ゲート電極５４は、シリコン酸化膜５７に
覆われている。ソース／ドレイン領域７５，７６の一方
の側には、導電層５８が形成されている。また、シリコ
ン基板５１は、層間絶縁膜６０によって覆われている。
層間絶縁膜６０のうえには、窒化膜６１が形成されてい
る。さらにこの窒化膜６１の上面には、リンおよびボロ
ンをドーピングしたシリコン酸化膜６２（ＢＰＴＥＯ
Ｓ）により覆われている。

【０００５】また、シリコン酸化膜６２の表面から導電
層５８、ソース／ドレイン領域７５，７６の他方および
層間絶縁膜６０中に形成された金属配線５９に通ずるコ
ンタクトホール６５ａ，６５ｂ，６５ｃがそれぞれ開孔
されている。これらのコンタクトホール６５ａ，６５
ｂ，６５ｃの内部には、バリアメタル層６３が形成され
ている。また、それぞれのコンタクトホール６５ａ，６
５ｂ，６５ｃのバリアメタル層６３の内部には金属配線
層６４ａ，６４ｂ，６４ｃが形成されている。

【０００６】次に、上記構造よりなる半導体装置の製造
方法について説明する。

【０００７】図２４〜図４０は、上記半導体装置の製造
工程を工程順に示す断面図である。

【０００８】まず図２４を参照して、シリコン基板５１
の表面にＬＯＣＯＳ法により分離酸化膜５２が形成され
る。

【０００９】次に、図２５を参照して、シリコン基板１
の表面に熱酸化法により数十〜数百Å程度の酸化膜５３
を形成する。この酸化膜５３の上に砒素（Ａｓ）または
リン（Ｐ）をドーピングして抵抗値を下げたポリシリコ
ン膜５４をＣＶＤ法により堆積する。このポリシリコン
膜５４の上にシリコン酸化膜５７をＣＶＤ法により堆積
する。このシリコン酸化膜５７の上にフォトリソグラフ
ィ技術より所定形状のレジスト膜７０を形成する。

【００１０】次に、図２６を参照して、レジスト膜７０
をマスクとして、ＲＩＥなどの異方性エッチングによ
り、シリコン酸化膜５７をエッチングする。その後レジ
スト膜７０を除去し、シリコン酸化膜５７をマスクとし
て、再びＲＩＥなどの異方性エッチングによりポリシリ
コン膜５４をエッチングし、ゲート電極５４を形成す
る。

【００１１】次に、図２７を参照して、分離酸化膜５２
およびゲート電極５４をマスクとして、シリコン基板５
１に比較的低濃度（１０¹²〜１０¹³ｃｍ^-2）の砒素（Ａ
ｓ）またはリン（Ｐ）を導入し、低濃度不純物領域５６
を形成する。

【００１２】シリコン基板５１の表面全面にＣＶＤ法に
よりシリコン酸化膜７１を堆積する。その後、シリコン
基板５１の全面を異方性エッチングすることにより、図
２９に示すように選択的にゲート電極５４の側壁にサイ
ドウォール７２が形成される。

【００１３】次に、図３０を参照して、サイドウォール
７２と分離酸化膜５２をマスクとして、比較的高濃度
（１０¹⁴〜１０¹⁶ｃｍ^-2）の砒素（Ａｓ）またはリン
（Ｐ）を注入し、８００〜９００℃程度の温度で炉アニ
ールまたは９００〜１０００℃程度の温度でランプアニ
ールを行い、高濃度不純物領域５５を形成する。これに
より、ソース／ドレイン領域７５，７６が完成する。

【００１４】次に、図３１を参照して、シリコン基板５
１の全面にシリコン酸化膜７３を堆積する。このシリコ
ン酸化膜７３の上面に、上記ドレイン領域７６の上方に
開口部を有するレジスト膜７４を形成する。

【００１５】次に、図３２を参照して、レジスト膜７４
をマスクとして、ＲＩＥ等の異方性エッチングを行な
い、シリコン酸化膜７３を選択的にエッチングする。

【００１６】次に、図３３を参照して、シリコン基板５
１の全面に、砒素（Ａｓ）またはリン（Ｐ）をドーピン
グして抵抗を下げたポリシリコン膜５８をＣＶＤ法によ
り堆積する。ポリシリコン膜５８の上記ドレイン領域７
６の上方に所定形状のレジスト膜７７を形成する。

【００１７】次に、図３４を参照して、レジスト膜７７
をマスクとして、ポリシリコン膜５８を異方性エッチン
グして、導電層５８を形成する。

【００１８】次に、図３５を参照して、シリコン基板５
１の全面にシリコン酸化膜７８をＣＶＤ法により堆積す
る。さらにこのシリコン酸化膜７８の上にＣＶＤ法によ
り、砒素（Ａｓ）またはリン（Ｐ）をドーピングして抵
抗値を下げたポリシリコン膜５９をＣＶＤ法により堆積
する。

【００１９】その後、ポリシリコン膜５９の分離絶縁膜
５２の上方に所定形状のレジスト膜７９を形成する。

【００２０】次に、図３６を参照して、レジスト膜７９
をマスクとして、ポリシリコン膜５９を異方性エッチン
グし、配線層５９を形成する。

【００２１】次に、図３７を参照して、レジスト膜７９
を除去した後、シリコン基板５１の全面にシリコン酸化
膜８１をＣＶＤ法により堆積する。このシリコン酸化膜
８１の上に窒化膜６１をＣＶＤ法により形成する。この
窒化膜６１の上にボロン（Ｂ），リン（Ｐ）をドーピン
グしたシリコン酸化膜（ＢＰＴＥＯＳ）６２をＣＶＤ法
により堆積する。その後、Ｈ₂ ／Ｏ₂ 雰囲気中におい
て、熱処理を施すことによって、シリコン酸化膜６２の
リフローを行ない、表面の平坦化を行なう。このとき窒
化膜６１が下層に設けてあるために、導電層５８や配線
層５９さらにはゲート電極５４が酸化されることはな
い。

【００２２】次に、図３８を参照して、シリコン酸化膜
６２の上面に所定の形状を有するレジスト膜８２を形成
する。このレジスト膜８２をマスクとして、ソース領域
７５，導電層５８および配線層５９に通ずるコンタクト
ホール６５ａ，６５ｂ，６５ｃを異方性エッチングによ
り形成する。

【００２３】次に、図３９を参照して、コンタクトホー
ル６５ａ，６５ｂ，６５ｃの内面およびシリコン酸化膜
６２の表面に高融点金属（Ｗ，Ｔｉなど）あるいはそれ
らのシリサイド化物などのバリアメタル層６３をスパッ
タおよびＣＶＤ法で形成する。

【００２４】次に、図４０を参照して、コンタクトホー
ル６５ａ，６５ｂ，６５ｃ内のバリアメタル層６３の内
部に、金属配線６４ａ，６４ｂ，６４ｃをスパッタおよ
びＣＶＤ法により堆積する。その後所定形状を有するレ
ジスト膜８３をマスクとして、異方性エッチングを行な
い、金属配線６４ａ，６４ｂ，６４ｃを形成する。

【００２５】以上により、半導体装置が完成する。

【００２６】

【発明が解決しようとする課題】しかしながら、上記半
導体装置およびその製造方法によれば、図２３および図
３８を参照して、それぞれのコンタクトホール６５ａ，
６５ｂ，６５ｃの形成後のウェハの洗浄のためのＨＦ
（フッ化水素）処理工程において、シリコン酸化膜のみ
がエッチングされるために、窒化膜６１の庇６６がコン
タクトホール内に生じてしまう。

【００２７】この庇６６の存在は、コンタクトホール内
にスパッタおよびＣＶＤ法を用いて金属配線６４ａ，６
４ｂ，６４ｃを堆積するときに、その被着性を悪化させ
ている。このために、金属配線層のストレスおよびエレ
クトロマイグレーション耐性などの信頼性の劣化、バリ
アメタル層のバリア性の劣化、さらにコンタクト抵抗の
増加など様々な問題点を引起こしている。

【００２８】なお、層間絶縁膜からこの窒化膜６３を取
除いた場合には、上記種々の問題点を解決することはで
きるが、Ｎ₂ ／Ｏ₂ の雰囲気では、低温でリフローする
ことが難しくまた、Ｈ₂ ／Ｏ₂ 雰囲気でリフローを行な
うと、低温でリフローを行なうことはできるが、下層配
線層などが酸化されるために、配線抵抗の低下、コンタ
クト抵抗の増加さらにはゲート電極直下のゲート酸化膜
も局部的に酸化され、ゲートバーズビークなどが生じ、
半導体装置の起動能力の低下を招いている。

【００２９】この発明は上記問題点を解決するためにな
されたもので、層間絶縁膜に酸化膜を形成したまま、半
導体装置の素子特性の向上を可能とした半導体装置およ
びその製造方法を提供することを目的とする。

【００３０】

【課題を解決するための手段】この発明に基づいた半導
体装置においては、半導体基板の主表面に形成された半
導体素子と、この半導体素子を絶縁分離するための第１
層間絶縁膜と、この第１層間絶縁膜の上面に形成された
耐酸化性膜と、この耐酸化性膜の上面に形成された第２
層間絶縁膜と、この第２層間絶縁膜の表面から半導体素
子の所定箇所に通ずるコンタクトホールと、このコンタ
クトホールの内面に形成されたバリアメタル等と、コン
タクトホールのバリアメタル層の内部に形成された配線
層とを有している。さらに、耐酸化性膜は、コンタクト
ホール内において、コンタクトホール内壁面より後退し
ている。

【００３１】次に、この発明に基づいた半導体装置の製
造方法によれば、半導体基板の主表面に所定の半導体素
子が形成される。この半導体素子の上に第１層間絶縁膜
が形成される。この第１層間絶縁膜の上に耐酸化性膜が
形成される。この耐酸化性膜の上に第２層間絶縁膜が形
成される。この第２層間絶縁膜の上面から半導体装置の
所定箇所にコンタクトホールが形成される。このコンタ
クトホール内面にバリアメタル層が形成される。このコ
ンタクトホールのバリアメタル層の内部に配線層が形成
される。さらにコンタクトホールが形成される工程にお
いては、第２層間絶縁膜の上面から耐酸化性膜に通ずる
第１の孔が形成される。この第１の孔にある耐酸化性膜
が選択的に除去される。半導体素子の所定箇所に通ずる
第２の孔が形成される。

【００３２】

【作用】この発明に基づいた半導体装置によれば、第１
層間絶縁膜と第２層間絶縁膜の間に設けられた耐酸化性
膜が、コンタクトホール内において当該コンタクトホー
ル内壁面より後退している。これにより、コンタクトホ
ール内に形成されるバリアメタル層および配線層が良好
にコンタクトホール内に被着されるために、配線層のス
トレスおよびエレクトロマイグレーションの発生を未然
に防止することができる。

【００３３】次に、この発明に基づいた半導体装置の製
造方法によれば、コンタクトホールの形成時において、
まず、第２層間絶縁膜の上面から耐酸化性膜に通ずる第
１の孔を形成する。その後、この第１の孔に存在する耐
酸化性膜を選択的に除去する。さらに、半導体素子の所
定箇所に通ずる第２の孔を形成する。これにより、耐酸
化性膜は、コンタクトホール内壁面より後退する。これ
によって、コンタクトホール内に形成されるバリアメタ
ル層および配線層が良好にコンタクトホール内に被着さ
れるために、配線層のストレスおよびエレクトロマイグ
レーションの発生を未然に防止することができる。

【００３４】

【実施例】次に、この発明に基づいた第１の実施例につ
いて説明する。図１は、第１の実施例における半導体装
置の構造を示す断面図である。

【００３５】まず、図１を参照して、シリコン基板１の
表面に、分離酸化膜２が形成されている。分離酸化膜２
により分離された素子形成領域には、ゲート酸化膜３を
介してゲート電極７が形成されている。ゲート電極７を
両側から挟む位置であって、シリコン基板１の表面に
は、低濃度不純物領域８（１０¹⁶〜１０¹⁸ｃｍ^-3）が形
成されている。さらに、この低濃度不純物領域８の外側
には、高濃度不純物領域１０（１０¹⁹〜１０²¹ｃｍ^-3）
が形成されている。

【００３６】この低濃度不純物領域８および高濃度不純
物領域１０によりソース／ドレイン領域３０，３１を形
成している。以上により、ＬＤＤ（Lightly Doped Drai
n ）構造のＭＯＳ電界効果トランジスタが形成されてい
る。ゲート電極７は、絶縁膜２１に覆われている。ドレ
イン領域３１には、導電層１７が形成されている。ま
た、シリコン基板１は、絶縁膜２１によって覆われてい
る。絶縁膜２１の上には、窒化膜２３が形成されてい
る。さらに、窒化膜２３の上には、リンおよびボロンを
ドーピングしたシリコン酸化膜（ＢＰＴＥＯＳ）２４に
より覆われている。

【００３７】また、シリコン酸化膜２４の表面から導電
層１７、ソース領域３０、層間絶縁膜２１中に形成され
た金属配線２２に通ずるコンタクトホール４３ａ，４３
ｂ，４３ｃが形成されている。なお、このとき各コンタ
クトホール内において、窒化膜２３は、コンタクトホー
ル内壁面より後退している。

【００３８】また、それぞれのコンタクトホール４３
ａ，４３ｂ，４３ｃ内部には、バリアメタル層２５が形
成されている。また、コンタクトホール４３ａ，４３
ｂ，４３ｃのバリアメタル層２５の内部には配線層２７
が形成されている。

【００３９】上記に示す構成を用いることにより、窒化
膜がコンタクトホール内においてこのコンタクトホール
内壁面より後退していることにより、コンタクトホール
内に形成されるバリアメタル層および配線層が良好にコ
ンタクトホール内に被着することが可能となる。

【００４０】次に、上記構造よりなる半導体装置の製造
方法について説明する。

【００４１】図２〜図２１は、上記半導体装置の製造工
程を工程順に示す断面図である。

【００４２】まず、図２を参照して、シリコン基板１の
表面にＬＯＣＯＳ法により分離酸化膜２が形成される。

【００４３】次に、図３を参照して、シリコン基板１の
表面に熱酸化法により数十〜数百Å程度の酸化膜３を形
成する。酸化膜３の上に砒素（Ａｓ）またはリン（Ｐ）
をドーピングして抵抗値を下げたポリシリコン膜４をＣ
ＶＤ法により堆積する。ポリシリコン膜４の上にシリコ
ン酸化膜５をＣＶＤ法により堆積する。シリコン酸化膜
５の上にフォトリソグラフィ技術により所定形状のレジ
スト膜６を形成する。

【００４４】次に、図４を参照して、レジスト膜６をマ
スクとしてＲＩＥなどの異方性エッチングにより、シリ
コン酸化膜５をエッチングする。その後、レジスト膜６
を除去し、シリコン酸化膜５をマスクとして、再びＲＩ
Ｅなどの異方性エッチングによりポリシリコン膜４をエ
ッチングし、ゲート電極７を形成する。

【００４５】次に、図５を参照して、分離酸化膜２およ
びゲート電極７をマスクとして、シリコン基板１に比較
的低濃度（１０¹²〜１０¹³ｃｍ^-2）の砒素（Ａｓ）また
はリン（Ｐ）を導入し、低濃度不純物領域８を形成す
る。

【００４６】次に、図６を参照して、シリコン基板１の
表面全面にＣＶＤ法によりシリコン酸化膜９を堆積す
る。その後、シリコン基板１の全面を異方性エッチング
することにより、図７に示すように選択的にゲート電極
７の側壁にサイドウォール１１が形成される。

【００４７】次に、図８を参照して、サイドウォール１
１と分離酸化膜２をマスクとして、比較的高濃度（１０
¹⁴〜１０¹⁶ｃｍ^-2）の砒素（Ａｓ）またはリン（Ｐ）を
注入し、８００〜９００℃程度の温度で炉アニールまた
は９００〜１０００℃程度の温度でランプアニールし
て、ソース／ドレイン領域３０，３１を形成する。

【００４８】次に、図９を参照して、シリコン基板１の
全面にシリコン酸化膜１２を堆積する。このシリコン酸
化膜１２の上面に、上記ドレイン領域１０の上方に開口
部を有するレジスト膜１３を形成する。

【００４９】次に、図１０を参照して、レジスト膜１３
をマスクとして、ＲＩＥなどの異方性エッチングを行な
い、シリコン酸化膜１２を選択的にエッチングする。

【００５０】次に、図１１を参照して、シリコン基板１
の全面に砒素（Ａｓ）またはリン（Ｐ）をドーピングし
て抵抗を下げたポリシリコン膜１５をＣＶＤ法により堆
積する。ポリシリコン膜１５のドレイン領域２６の上方
に所定形状のレジスト膜１６を形成する。

【００５１】次に、図１２を参照して、レジスト膜１６
をマスクとして、ポリシリコン膜１５を異方性エッチン
グして、配線層１５を形成する。

【００５２】次に、図１３を参照して、シリコン基板５
１の全面にシリコン酸化膜１８をＣＶＤ法により堆積す
る。さらにこのシリコン酸化膜１８の上に、ＣＶＤ法に
より砒素（Ａｓ）またはリン（Ｐ）をドーピングして抵
抗を下げたポリシリコン膜１９をＣＶＤ法により堆積す
る。その後、ポリシリコン膜１９の分離絶縁膜の上方に
所定形状のレジスト膜２０を形成する。

【００５３】次に、図１４を参照して、レジスト膜２０
をマスクとしてポリシリコン膜１９を異方性エッチング
し、金属配線２２を形成する。

【００５４】次に、図１５を参照して、シリコン基板１
の全面にシリコン酸化膜２１をＣＶＤ法により堆積す
る。このシリコン酸化膜２１の上に、窒化膜２３をＣＶ
Ｄ法により形成する。この窒化膜２３の上に、ボロン
（Ｂ）、リン（Ｐ）をドーピングしたシリコン酸化膜
（ＢＰＴＥＯＳ）２４をＣＶＤ法により堆積する。その
後Ｈ₂／Ｏ₂雰囲気中で熱処理を施すことによって、シリ
コン酸化膜２４のリフローを行ない、表面の平坦化を行
なう。このとき、窒化膜２３が下層に設けているため
に、配線層１７や導電層２２が酸化されることはない。

【００５５】次に、図１６を参照して、シリコン酸化膜
２４の上に所定のパターンを有するレジスト膜４２を形
成する。このレジスト膜４２をマスクとして、ソース領
域３０、導電層１７および金属配線２２の上方の窒化膜
２３がエッチングされるまでコンタクトホール４３ａ，
４３ｂ，４３ｃを開孔する。なお、図１６に示すよう
に、シリコン酸化膜２１の途中でエッチングを停止させ
る制御が困難な場合は、図１７に示すように、窒化膜２
３の表面が露出段階で、コンタクトホール４３ａ，４３
ｂ，４３ｃの形成を一旦停止させてもよい。

【００５６】次に、図１８を参照して、各コンタクトホ
ール４３ａ，４３ｂ，４３ｃに露出した窒化膜２３を等
方性エッチングにより、各コンタクトホール４３ａ，４
３ｂ，４３ｃの内壁面より後退するようにエッチングを
行なう。

【００５７】その後、引続き異方性エッチングにより、
ソース領域２５、導電層１７および配線層２２に通ずる
ように異方性エッチングにより開孔し、コンタクトホー
ル４３ａ，４３ｂ，４３ｃを形成する。

【００５８】次に、図１９を参照して、各コンタクトホ
ール４３ａ，４３ｂ，４３ｃの内面に高融点金属（Ｗ，
Ｔｉなど）あるいはそれらのシリサイド化物などのバリ
アメタル層２５をスパッタおよびＣＶＤ法により形成す
る。

【００５９】次に、図２０を参照して、コンタクトホー
ル４３ａ，４３ｂ，４３ｃ内のバリアメタル層２５の内
部に、配線層２７をスパッタおよびＣＶＤ法により堆積
する。その後、所定形状を有するレジスト膜２８をマス
クとして、異方性エッチングを行ない金属配線層２７を
形成する。これにより図２１に示す半導体装置が完成す
る。

【００６０】以上のように、コンタクトホールの形成時
において、まず、シリコン酸化膜２４の上面から窒化膜
２３に通ずるコンタクトホールを形成する。その後、こ
のコンタクトホール内に存在する耐酸化性膜を選択的に
除去する。さらに、ソース領域、導電層、配線層に通ず
るコンタクトホールを形成する。これにより、窒化膜は
コンタクトホール内壁面より後退する。これにより、コ
ンタクトホール内に形成されるバリアメタル層および金
属配線層が良好にコンタクトホール内に被着されるため
に、配線層のストレスおよびエレクトロマイグレーショ
ンの発生を未然に防止することが可能となる。

【００６１】なお、上記製造工程において、配線層２７
の工程において、図２２に示すように、バリアメタル層
２５の内部に高融点金属プラグ層２９を設け、所定量エ
ッチバックした後アルミなどからなる金属配線層２７を
設けるようにしても同様の作用効果を得ることができ
る。

【００６２】なお、上記実施例においては、ゲート電極
にポリシリコン層を用いたが、シリコンの金属化膜でも
かまわない。また、ＭＯＳ型電界効果トランジスタにＬ
ＤＤ構造を用いたが、これに限られず、シングル構造、
ＤＤＤ構造、ゲートオーバーラップ構造などを用いても
同様の作用効果を得ることができる。

【００６３】

【発明の効果】この発明に基づいた半導体装置によれ
ば、第１層間絶縁膜と第２層間絶縁膜の間に設けられた
耐酸化性膜がコンタクトホール内において当該コンタク
トホール内壁面より後退している。これにより、コンタ
クトホール内に形成されるバリアメタル層および配線層
が良好にコンタクトホール内に被着される。このため
に、配線層のストレスおよびエレクトロマイグレーショ
ンの発生を未然に防止することができる。また、バリア
メタル層のバリア性の劣化さらにはコンタクト抵抗の増
加を防止し、半導体素子の性能の向上を図ることが可能
となる。

【００６４】次に、この発明に基づいた半導体装置の製
造方法によれば、コンタクトホールの形成時において、
まず、第２層間絶縁膜の上面から耐酸化性膜に通ずる第
１の孔を形成する。その後、第１の孔に存在する耐酸化
性膜を選択的に除去する。さらに、半導体素子の所定箇
所に通ずる第２の孔を形成している。これにより、耐酸
化性膜はコンタクトホール内壁面より後退する。よっ
て、コンタクトホール内に形成されるバリアメタル層お
よび配線層が良好にコンタクトホール内に被着されるた
めに、配線層のストレスおよびエレクトロマイグレーシ
ョンの発生を未然に防止することができる。さらに、バ
リアメタル層のバリア性の劣化およびコンタクト抵抗の
増加を防止することが可能となり、半導体素子の性能の
向上を図ることが可能となる。

【図面の簡単な説明】

【図１】この発明に基づいた半導体装置の一実施例にお
ける構造を示す断面図である。

【図２】この発明に基づいた一実施例における半導体装
置の製造工程の第１工程を示す図である。

【図３】この発明に基づいた一実施例における半導体装
置の製造工程の第２工程を示す図である。

【図４】この発明に基づいた一実施例における半導体装
置の製造工程の第３工程を示す図である。

【図５】この発明に基づいた一実施例における半導体装
置の製造工程の第４工程を示す図である。

【図６】この発明に基づいた一実施例における半導体装
置の製造工程の第５工程を示す図である。

【図７】この発明に基づいた一実施例における半導体装
置の製造工程の第６工程を示す図である。

【図８】この発明に基づいた一実施例における半導体装
置の製造工程の第７工程を示す図である。

【図９】この発明に基づいた一実施例における半導体装
置の製造工程の第８工程を示す図である。

【図１０】この発明に基づいた一実施例における半導体
装置の製造工程の第９工程を示す図である。

【図１１】この発明に基づいた一実施例における半導体
装置の製造工程の第１０工程を示す図である。

【図１２】この発明に基づいた一実施例における半導体
装置の製造工程の第１１工程を示す図である。

【図１３】この発明に基づいた一実施例における半導体
装置の製造工程の第１２工程を示す図である。

【図１４】この発明に基づいた一実施例における半導体
装置の製造工程の第１３工程を示す図である。

【図１５】この発明に基づいた一実施例における半導体
装置の製造工程の第１４工程を示す図である。

【図１６】この発明に基づいた一実施例における半導体
装置の製造工程の第１５工程を示す図である。

【図１７】 図１６に示す半導体装置の製造工程に前工
程を設けた場合の工程を示す図である。

【図１８】 この発明に基づいた一実施例における半導
体装置の製造工程の第１６程を示す図である。

【図１９】 この発明に基づいた一実施例における半導
体装置の製造工程の第１７程を示す図である。

【図２０】 この発明に基づいた一実施例における半導
体装置の製造工程の第１８程を示す図である。

【図２１】 この発明に基づいた一実施例における半導
体装置の製造工程の第１９程を示す図である。

【図２２】この発明に基づいた半導体装置の他の実施例
における断面構造図である。

【図２３】従来技術における半導体装置の構造を示す断
面図である。

【図２４】従来技術における半導体装置の製造工程の第
１工程を示す図である。

【図２５】従来技術における半導体装置の製造工程の第
２工程を示す図である。

【図２６】従来技術における半導体装置の製造工程の第
３工程を示す図である。

【図２７】従来技術における半導体装置の製造工程の第
４工程を示す図である。

【図２８】従来技術における半導体装置の製造工程の第
５工程を示す図である。

【図２９】従来技術における半導体装置の製造工程の第
６工程を示す図である。

【図３０】従来技術における半導体装置の製造工程の第
７工程を示す図である。

【図３１】従来技術における半導体装置の製造工程の第
８工程を示す図である。

【図３２】従来技術における半導体装置の製造工程の第
９工程を示す図である。

【図３３】従来技術における半導体装置の製造工程の第
１０工程を示す図である。

【図３４】従来技術における半導体装置の製造工程の第
１１工程を示す図である。

【図３５】従来技術における半導体装置の製造工程の第
１２工程を示す図である。

【図３６】従来技術における半導体装置の製造工程の第
１３工程を示す図である。

【図３７】従来技術における半導体装置の製造工程の第
１４工程を示す図である。

【図３８】従来技術における半導体装置の製造工程の第
１５工程を示す図である。

【図３９】従来技術における半導体装置の製造工程の第
１６工程を示す図である。

【図４０】従来技術における半導体装置の製造工程の第
１７工程を示す図である。

【符号の説明】

１ シリコン基板 ２ 分離酸化膜 ３ ゲート酸化膜 ４ ポリシリコン層 ５ シリコン酸化膜 ６ レジスト膜 ７ ゲート電極 ８ 低濃度不純物領域 ９ シリコン酸化膜 １０ 高濃度不純物領域 １１ サイドウォール １２ シリコン酸化膜 １３ レジスト膜 １５ ポリシリコン １６ レジスト膜 １７ 導電層 １８ シリコン酸化膜 １９ ポリシリコン ２０ レジスト膜 ２１ 絶縁膜 ２２ 金属配線 ２３ 窒化膜 ２４ ＢＰＴＥＯＳ膜 ２５ バリアメタル層 ２７ 配線層 ３０，３１ ソース／ドレイン領域 ４３ａ，４３ｂ，４３ｃ コンタクトホール なお、図中同一符号は、同一または相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に形成された半導体
   素子と、 この半導体素子を絶縁分離するための第１層間絶縁膜
   と、 この第１層間絶縁膜の上面に形成された耐酸化性膜と、 この耐酸化性膜の上面に形成された第２層間絶縁膜と、 この層間絶縁膜の表面から前記半導体素子の所定箇所に
   通ずるコンタクトホールと、 このコンタクトホールの内面に形成されたバリアメタル
   層と、 前記コンタクトホールの前記バリアメタル層の内部に形
   成された配線層と、 を備え、 前記耐酸化性膜は前記コンタクトホール内において前記
   コンタクトホール内壁面より後退した半導体装置。
2. 【請求項２】 半導体基板の主表面に所定の半導体素子
   を形成する工程と、 この半導体素子の上に第１層間絶縁膜を形成する工程
   と、 この第１層間絶縁膜の上に耐酸化性膜を形成する工程
   と、 この耐酸化性膜の上に第２層間絶縁膜を形成する工程
   と、 この第２層間絶縁膜の上面から前記半導体素子の所定箇
   所にコンタクトホールを形成する工程と、 このコンタクトホールの内面にバリアメタル層を形成す
   る工程と、 前記コンタクトホールのバリアメタル層の内部に配線層
   を形成する工程と、 を備え、 前記コンタクトホールを形成する工程は、 前記第２層間絶縁膜の上面から前記耐酸化性膜に通ずる
   第１の孔を形成する工程と、 前記第１の孔にある前記耐酸化性膜を選択的に除去する
   工程と、 前記半導体素子の所定箇所に通ずる第２の孔を形成する
   工程と、 を有する半導体装置の製造方法。