JPS63127552A - 半導体装置 - Google Patents
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- JPS63127552A JPS63127552A JP27469286A JP27469286A JPS63127552A JP S63127552 A JPS63127552 A JP S63127552A JP 27469286 A JP27469286 A JP 27469286A JP 27469286 A JP27469286 A JP 27469286A JP S63127552 A JPS63127552 A JP S63127552A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多結晶シリコンと高融
点金属シリサイドの2層構造から成るポリサイド構造を
ゲート電極または配線層に有するMOS型半導体装置の
構造に関する。
点金属シリサイドの2層構造から成るポリサイド構造を
ゲート電極または配線層に有するMOS型半導体装置の
構造に関する。
従来、多結晶シリコンと高融点金属シリサイドの2層f
#造(以下、ポリサイド構造という)をゲート電極また
は層配線として用いたMOS型半導体装置では、ポリサ
イド構造のゲート電極または層配線と他の金属配線層(
例えばアルミニウム)との電気的接続は、ポリサイド構
造上に直接開孔された開口部を介して行なわれるのが通
常である。
#造(以下、ポリサイド構造という)をゲート電極また
は層配線として用いたMOS型半導体装置では、ポリサ
イド構造のゲート電極または層配線と他の金属配線層(
例えばアルミニウム)との電気的接続は、ポリサイド構
造上に直接開孔された開口部を介して行なわれるのが通
常である。
第5図は第1層配線をポリサイド構造とする従来半導体
装置の配線部の部分断面図で、上述の上層配線との電気
的接続構造を示すものである。すなわち第2層配線を形
成するアルミニウム金属配線層6は開口部7を介して第
1層配線を形成するタングステン・シリサイド配線層4
上に直接接続される。ここで、1,2.3および5は半
導体基板、フィールド絶縁膜、多結晶シリコン配線層お
よび層間絶縁膜をそれぞれ示している。
装置の配線部の部分断面図で、上述の上層配線との電気
的接続構造を示すものである。すなわち第2層配線を形
成するアルミニウム金属配線層6は開口部7を介して第
1層配線を形成するタングステン・シリサイド配線層4
上に直接接続される。ここで、1,2.3および5は半
導体基板、フィールド絶縁膜、多結晶シリコン配線層お
よび層間絶縁膜をそれぞれ示している。
しかしながら、この従来の電気的接続構造では開口部7
を形成後行なう熱処理工程で開口部分のタングステン・
シリサイド配線層4に「ハガレ」或いは「表面荒れ」が
発生し、電気接続不良を多発せしめるので生産歩留りを
著しく低下せしめる欠点を有する。
を形成後行なう熱処理工程で開口部分のタングステン・
シリサイド配線層4に「ハガレ」或いは「表面荒れ」が
発生し、電気接続不良を多発せしめるので生産歩留りを
著しく低下せしめる欠点を有する。
本発明の目的は、上記の状況に鑑み、ポリサイド構造体
と他の金属配線層との電気接続特性をきわめて安定化し
た半導体装置を提供することである。
と他の金属配線層との電気接続特性をきわめて安定化し
た半導体装置を提供することである。
本発明によれば、多結晶シリコンと高融点金属シリサイ
ドの2層構造から成るポリサイド・グー1〜電極または
ポリサイド配線層を有する半導体装置は、ポリサイド・
ゲート電極またはポリサイド配線層と他の金属配線層と
の電気接続部を形成する開口部が、前記ポリサイド・ゲ
ート電極またはポリサイド配線層の下層部を形成する多
結晶シリコン単層上に設けられていることを含む。
ドの2層構造から成るポリサイド・グー1〜電極または
ポリサイド配線層を有する半導体装置は、ポリサイド・
ゲート電極またはポリサイド配線層と他の金属配線層と
の電気接続部を形成する開口部が、前記ポリサイド・ゲ
ート電極またはポリサイド配線層の下層部を形成する多
結晶シリコン単層上に設けられていることを含む。
すなわち、本発明によれば、ポリサイド構造におけるシ
リサイド層と他の金属配線層とが直接電気的に接続され
ることはなく、全て多結晶シリコン層と電気接続される
。従って、従来生じていたシリサイド層の「ハガレ」ま
たは「表面荒れ」に起因する電気接続不良の発生問題は
完全に解決される。
リサイド層と他の金属配線層とが直接電気的に接続され
ることはなく、全て多結晶シリコン層と電気接続される
。従って、従来生じていたシリサイド層の「ハガレ」ま
たは「表面荒れ」に起因する電気接続不良の発生問題は
完全に解決される。
以下、図面を参照して本発明の詳細な説明する。
第1図は本発明半導体装置の一実施例を示す配線部の部
分断面図で、第3図と対比させたものである。本実施例
によれば、本発明の半導体装置は、半導体基板1と、ロ
コス(L OCOS )法で形成された厚いフィールド
酸化膜2と、第1層配線を形成する不純物ドープの多結
晶シリコン配線層3およびタングステン・シリサイド配
線層4と、層間絶縁膜5と、このポリサイド構造の第1
層配線上に開口部領域内のタングステン・シリサイド配
線層4を除去し下層の多結晶シリコン配線層3上に形成
された開口部8と、この開口部8を介し多結晶シリコン
配線層3と直接電気接続するよう形成された第2層配線
のアルミニウム金属配線層6とを含む。
分断面図で、第3図と対比させたものである。本実施例
によれば、本発明の半導体装置は、半導体基板1と、ロ
コス(L OCOS )法で形成された厚いフィールド
酸化膜2と、第1層配線を形成する不純物ドープの多結
晶シリコン配線層3およびタングステン・シリサイド配
線層4と、層間絶縁膜5と、このポリサイド構造の第1
層配線上に開口部領域内のタングステン・シリサイド配
線層4を除去し下層の多結晶シリコン配線層3上に形成
された開口部8と、この開口部8を介し多結晶シリコン
配線層3と直接電気接続するよう形成された第2層配線
のアルミニウム金属配線層6とを含む。
ここで、重要なことは開口部内にはシリサイド層が存在
しないということであり、ポリサイド構造と他の金属配
線層とが直接に電気接続されることはないということで
ある。この構造をとることによって従来生じていた熱処
理などによる開口部内におけるシリサイド層の「ハガレ
」または「表面の荒れ」などを回避することができ、生
産歩留りの低下を防止することが可能となる。
しないということであり、ポリサイド構造と他の金属配
線層とが直接に電気接続されることはないということで
ある。この構造をとることによって従来生じていた熱処
理などによる開口部内におけるシリサイド層の「ハガレ
」または「表面の荒れ」などを回避することができ、生
産歩留りの低下を防止することが可能となる。
第2図(a)〜(e)は本実施例の半導体装置の製造方
法の一例を示す工程順序図である。
法の一例を示す工程順序図である。
まず、第2図(a)図に示すように、半導体基板1の一
主面上に周知の方法により、厚いフィールと絶縁@2を
形成した後、気相成長法により不純物ドープの多結晶シ
リコン配線層3を被着し、ついでタングステン膜9をス
パッタ法により被着し、さらに気相成長法によりシリコ
ン酸化膜10を被着し、周知のフオI・エツチング法に
よりレジス)・膜11をマスクとしてシリコン酸化膜1
0を選択的にエヴチングして開口部12を形成する。
主面上に周知の方法により、厚いフィールと絶縁@2を
形成した後、気相成長法により不純物ドープの多結晶シ
リコン配線層3を被着し、ついでタングステン膜9をス
パッタ法により被着し、さらに気相成長法によりシリコ
ン酸化膜10を被着し、周知のフオI・エツチング法に
よりレジス)・膜11をマスクとしてシリコン酸化膜1
0を選択的にエヴチングして開口部12を形成する。
つぎに、このレジスト膜11を除去した後開口されたシ
リコン酸化膜10をマスクとして下層のタングステン膜
9を硫酸と過酸化水素水の混合液を用いて選択エツチン
グしタングステン膜9に開口部13を形成する。〔第2
図(b)参照〕。ここで、マスクとして用いたシリコン
酸化膜10をエツチング除去した後第2図(c)に示す
ように、タングステン#、9と不純物ドープ多結多結晶
シリコン膜一部を熱処理により合金反応させ、第1層配
線をタングステン・シリサイド配線膜4と多結晶シリコ
ン配線層3とから成るポリサイド構造とする。ついで基
板全面にリンガラス層から成る層間絶縁WA5を形成し
、熱処理を加え更にレジスト膜14を施したうえ開口部
13の内部において層間絶縁膜5をフォトエツチング法
により開口する。この際、第1層配線のポリサイド構造
部分ではタングステン・シリサイド層の存在しない領域
の内部に位置するように開口部15は形成される。〔第
2図(c)9照〕。ついで、第2図(e)に示すように
、周知の方法によりアルミニウム金属配線6をバターニ
ング形成すれば本発明半導体装置の配線部は完成する。
リコン酸化膜10をマスクとして下層のタングステン膜
9を硫酸と過酸化水素水の混合液を用いて選択エツチン
グしタングステン膜9に開口部13を形成する。〔第2
図(b)参照〕。ここで、マスクとして用いたシリコン
酸化膜10をエツチング除去した後第2図(c)に示す
ように、タングステン#、9と不純物ドープ多結多結晶
シリコン膜一部を熱処理により合金反応させ、第1層配
線をタングステン・シリサイド配線膜4と多結晶シリコ
ン配線層3とから成るポリサイド構造とする。ついで基
板全面にリンガラス層から成る層間絶縁WA5を形成し
、熱処理を加え更にレジスト膜14を施したうえ開口部
13の内部において層間絶縁膜5をフォトエツチング法
により開口する。この際、第1層配線のポリサイド構造
部分ではタングステン・シリサイド層の存在しない領域
の内部に位置するように開口部15は形成される。〔第
2図(c)9照〕。ついで、第2図(e)に示すように
、周知の方法によりアルミニウム金属配線6をバターニ
ング形成すれば本発明半導体装置の配線部は完成する。
本実施例の半導体装置は、他の方法でも容易に製造し得
る。
る。
第3図(aン〜(b)は、本実施例半導体装置の他の製
造方法を示す工程図である。この製造方法によれば、半
導体基板lのフィールド絶縁膜2上に不純物ドープの多
結晶シリコン配線層3を気相成長せしめた後、この上面
に残しレジスト膜16を形成し、タングステン・シリサ
イド膜18をスパッタ法により被着せしめる。〔第3図
(a)参照1゜ついで、いわゆるリフトオフ法を用い、
残しレジスト膜16と共にその上面のタングステン・シ
リサイド膜17も合わせて除去すれば第3図(b)の如
く第2図(c)と同一構造のものを得ることができる。
造方法を示す工程図である。この製造方法によれば、半
導体基板lのフィールド絶縁膜2上に不純物ドープの多
結晶シリコン配線層3を気相成長せしめた後、この上面
に残しレジスト膜16を形成し、タングステン・シリサ
イド膜18をスパッタ法により被着せしめる。〔第3図
(a)参照1゜ついで、いわゆるリフトオフ法を用い、
残しレジスト膜16と共にその上面のタングステン・シ
リサイド膜17も合わせて除去すれば第3図(b)の如
く第2図(c)と同一構造のものを得ることができる。
第4図は本発明半導体装置の他の実施例を示す部分断面
図である。本実施例はMO3電界効果トランジスタのソ
ースまたはドレインのN++散領域からの取出配線に実
施した場合が示されており、アルミニウム金属からなる
取出配線18は前実施例と同様にポリサイド構造に形成
された第1層配線のリン・ドープ多結晶シリコン配線層
3上に直接接続される。この際、リン・ドープ多結晶シ
リコン配線層3は、P型半導体基板1との被着部分にそ
の後の熱処理工程によってリン拡散層19を形成し、砒
素のイオン注入によって形成されたN+型型数散層20
アルミニウム金属配線層18とを接続するよう作用する
。ここで、2はフィールド絶縁膜、5は眉間絶縁膜、2
1はゲート絶縁膜をそれぞれ示している。
図である。本実施例はMO3電界効果トランジスタのソ
ースまたはドレインのN++散領域からの取出配線に実
施した場合が示されており、アルミニウム金属からなる
取出配線18は前実施例と同様にポリサイド構造に形成
された第1層配線のリン・ドープ多結晶シリコン配線層
3上に直接接続される。この際、リン・ドープ多結晶シ
リコン配線層3は、P型半導体基板1との被着部分にそ
の後の熱処理工程によってリン拡散層19を形成し、砒
素のイオン注入によって形成されたN+型型数散層20
アルミニウム金属配線層18とを接続するよう作用する
。ここで、2はフィールド絶縁膜、5は眉間絶縁膜、2
1はゲート絶縁膜をそれぞれ示している。
本実施例においてもポリサイド構造とアルミニウム配線
層とは、直接電気的に接続されることはないので、熱処
理などによって生じるシリサイド層の「ハガレ」や「表
面荒れ」などを回避でき、それによる歩留低下を防止す
ることができる。以上は高融点金属としてタングステン
を用いた場合を示したが、他の高融点金属、例えばモリ
ブデン、チタンなどを用いても同様に実施することが可
能である。
層とは、直接電気的に接続されることはないので、熱処
理などによって生じるシリサイド層の「ハガレ」や「表
面荒れ」などを回避でき、それによる歩留低下を防止す
ることができる。以上は高融点金属としてタングステン
を用いた場合を示したが、他の高融点金属、例えばモリ
ブデン、チタンなどを用いても同様に実施することが可
能である。
以上詳細に説明したように、本発明によればポリサイド
構造を有する半導体装置におけるポリサイド構造と他の
金属配線層との接続部分では、ポリサイドが多結晶シリ
コン単層のみとなっているので、ポリサイド層上に設け
られた電気的接続の為の開口部において従来発生してい
た熱処理などによるシリサイド層の「ハガレ」や「表面
の荒れ」などを回避することができ、それによる歩留低
下を防止し得る効果を有する。
構造を有する半導体装置におけるポリサイド構造と他の
金属配線層との接続部分では、ポリサイドが多結晶シリ
コン単層のみとなっているので、ポリサイド層上に設け
られた電気的接続の為の開口部において従来発生してい
た熱処理などによるシリサイド層の「ハガレ」や「表面
の荒れ」などを回避することができ、それによる歩留低
下を防止し得る効果を有する。
第1図は本発明の半導体装置の一実施例を示す配線部の
部分断面図、第2図(a)〜(e)は本実施例半導体装
置の製造方法の一例を示す工程順序図、第3図(a)〜
(b)は本実施例半導体装置の他の製造方法を示す工程
図、第4図は本発明半導体装置の他の実施例を示す部分
断面図、第5図は第1層配線をポリサイド構造とする従
来半導体装置の配線部の部分断面図である。 1・・・半導体基板、2・・・フィールド絶縁膜、3・
・・不純物ドーグの多結晶シリコン配線層、4・・・タ
ングステン・シリサイド配線層、5・・・層間絶縁膜、
6.18・・・アルミニウム金属配線層、7.8,12
.13.15・・・開口部、9・・・タングステン膜、
10・・・シリコン酸化膜、11.14.16・・・レ
ジスト膜、17・・・タングステン・シサイドのスパッ
タ膜、19・・・N++散層、20・・・N++散領域
、21・・・ゲート絶縁膜。
部分断面図、第2図(a)〜(e)は本実施例半導体装
置の製造方法の一例を示す工程順序図、第3図(a)〜
(b)は本実施例半導体装置の他の製造方法を示す工程
図、第4図は本発明半導体装置の他の実施例を示す部分
断面図、第5図は第1層配線をポリサイド構造とする従
来半導体装置の配線部の部分断面図である。 1・・・半導体基板、2・・・フィールド絶縁膜、3・
・・不純物ドーグの多結晶シリコン配線層、4・・・タ
ングステン・シリサイド配線層、5・・・層間絶縁膜、
6.18・・・アルミニウム金属配線層、7.8,12
.13.15・・・開口部、9・・・タングステン膜、
10・・・シリコン酸化膜、11.14.16・・・レ
ジスト膜、17・・・タングステン・シサイドのスパッ
タ膜、19・・・N++散層、20・・・N++散領域
、21・・・ゲート絶縁膜。
Claims (1)
- 多結晶シリコンと高融点金属シリサイドの2層構造から
成るポリサイド・ゲート電極またはポリサイド配線層を
有する半導体装置において、前記ポリサイド・ゲート電
極またはポリサイド配線層と他の金属配線層との電気接
続部を形成する開口部が、前記ポリサイド・ゲート電極
またはポリサイド配線層の下層部を形成する多結晶シリ
コン単層上に設けられていることを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27469286A JPS63127552A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27469286A JPS63127552A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63127552A true JPS63127552A (ja) | 1988-05-31 |
Family
ID=17545236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27469286A Pending JPS63127552A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63127552A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150869A (ja) * | 1998-11-06 | 2000-05-30 | Seiko Epson Corp | Mosトランジスタの製造方法およびmosトランジスタ |
JP2007194656A (ja) * | 2007-03-16 | 2007-08-02 | Seiko Epson Corp | Mosトランジスタの製造方法およびmosトランジスタ |
JP2012138413A (ja) * | 2010-12-24 | 2012-07-19 | Semiconductor Energy Lab Co Ltd | 開口部の形成方法及び半導体装置の作製方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS61164240A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 半導体集積回路装置 |
JPS62222654A (ja) * | 1986-03-19 | 1987-09-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-11-17 JP JP27469286A patent/JPS63127552A/ja active Pending
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