KR970003439B1 - 모니터의 전원 제어회로 - Google Patents

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Abstract

내용없음.

Description

모니터의 전원 제어회로
제1도는 이 발명에 따른 모니터의 전원 제어회로의 실시예를 나타내는 블록도.
제2도는 제1도의 수직펄스발생부 및 수평펄스발생부의 상세회로도.
제3도는 제2도의 동작에 따른 각부 파형도.
제4도는 제1도의 수직주파수판별부를 나타내는 상세회로도.
제5도는 제1도의 수평주파수판별부를 나타내는 상세회로도.
제6도는 제1도의 수직신호체크부 및 수평신호체크부의 상세회로도.
제7도는 제1도의 수직무신호체크부 및 수평무신호체크부의 상세회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 클럭분주기 12 : 수직펼스발생부
14 : 수직주파수판별부 16 : 수평펄스발생부
18 : 수평주파수판별부 20 : 수직신호체크부
22 : 수직무신호체크부 24 : 디코더
26 : 수평신호체크부 28 : 수평무신호체크부
30, 36, 42, 46∼56, 60∼76, 78 : D-플립플롭
82, 90 : 카운터
이 발명은 모니터의 전원 제어회로에 관한 것으로서, 더욱 상세하게는 모니터의 파워인가를 제어하기 위하여 인가되는 수직 및 수평동기신호의 상태를 판별하여 이들 수직 및 수평동기신호의 상태에 따른 모드에 해당하는 전원 제어회로를 출력하는 모니터의 전원 제어회로에 관한 것이다.
일반적으로 컴퓨터 주변장치라 함은 컴퓨터 시스템에 접속되어 사용되는 모니터, 프린트, CD-ROM(Compact Disk-Read Only Memory), 플로터(Ploter)등의 각종 입출력장치를 말한다. 통상적으로 이러한 컴퓨터 주변장치들은 기종마다의 차이점에 의하여 컴퓨터에 전원이 공급됨과 동시에 이들 기기에 전원이 공급되기도 하고, 별도의 전원 온오프 스위치에 의하여 전원이 공급되기도 한다. 그리고 장치마다 특징이 있지만, 각 주변장치들은 전원이 인가되면 초기화동작, 예열동작을 수행하기 위한 과정을 거쳐야 하므로, 전압이인가 즉시 이들 기기를 사용할 수는 없고, 이러한 주변기기들을 사용자가 잠시 사용하지 않는다 하더라도 전원을 차단하지 않고 계속 공급상태를 유지시켜 왔다.
특히, 컴퓨터의 디스플레이 장치로서 널리 사용되는 모니터는 컴퓨터를 사용하는 한 항상 전원을 공급하고 있다. 그러므로 컴퓨터가 사용되지 않는 상태에서도 전원은 모니터로 전원이 공급되므로, 불필요한 전력이 소모되었고, 특히 모니터는 고전압을 이용하는 표시수단인 만큼 다른 주변기기에 비하여 그 전력소모가 더욱 컸다.
상기와 같이 컴퓨터 주변장치중 하나인 모니터를 사용하는 컴퓨터 시스템에서 사용자로부터 일정시간 키입력이 없으면 디스플레이중인 데이터 이미지를 블랭킹하는 기술이 미합중국 특허 제 5,059,961호에 게시되어 있다. 상기 특허는 쳉(Te J. Cheng)에 의해 발명된 것으로서, 모니터에 디스플레이중인 데이터 이미지를 블랭킹하고자 하는 시간을 설정하고, 설정된 시간을 초과하도록 입력이 없으면 모니터의 디스플레이중이던 데이터 이미지를 블랭킹시킨다. 그리고 화면 블랭킹기능이 수행되고 있는 상태에서 사용자가 키를 입력하면 컴퓨터 모니터의 블랭킹 기능을 해제하여 이전에 표시하였던 데이터 이미지를 다시 디스플레이하게 된다.
그러나, 상기와 같은 미합중국 특허 제 5,059,961호에 개시된 쳉의 특허는 모니터상에 디스플레이중인 데이터 이미지만을 블랭킹시킴으로서 블랭킹 기간에도 모니터는 여전히 전원을 공급받는 상태이므로, 이에 따라 전력의 소모는 정상동작시와 거의 동일한 상태가 된다. 이러한 블랭킹 기능에 의한 약간의 전력 절약마저도 다른 컴퓨터 주변장치에는 적용할 수 없는 문제점이 있었다.
상기한 바와 같이 컴퓨터 주변장치의 전원을 절약하는 또 다른 기술로서 본원 출원인과 동일 출원인에 의해 출원된 대한민국 93년 특허출원 제5327호 "모니터의 전원 절약장치 및 제어방법"이 있다. 상기 특허출원 제5327호는 컴퓨터에 연결된 입력수단으로부터 입력신호 수신유무에 따라 컴퓨터 시스템의 사용유무를 감지하고, 이때 일정시간 이상 입력신호가 없을시 모니터의 동작전원을 차단하여 전원 절약모드를 수행하고, 전원 절약모드를 수행중에 입력신호가 수신될 때 전원공급을 재개하는 기술을 개시하고 있다.
그러나 상기 특허출원 제93-5327호는 상기한 기능을 수행하기 위하여 여전히 컴퓨터나 모니터의 내부 또는 외부에 연결수단과 같은 별도의 하드웨어를 추가적으로 설치하여야 하는 문제점이 있었다. 또한 상기 특허출원 제93-5327호는 컴퓨터 시스템의 사용유무에 대응하여 단순히 모니터의 동작전원을 차단하거나 전원공급을 재개하고 있다. 이에 따라 사용자가 컴퓨터 시스템에 대한 사용/비사용을 반복할 경우 전원의 온/오프 스위칭이 빈번히 이루어짐으로써 모니터의 수명을 단축시키게 되는 문제점이 있었다.
한편, 미합중국 VESA(Video Electronics Standards Association)에서는 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치인 모니터의 전원을 관리하여 전원을 절약할 수 있는 방법을 VESA에서 1993년 1월 26일자로 발행 및 배포하고 있는 "DPMS(Display Power Management Signaling) PROPOSAL"에 제안하고 있다. "DPMS PROPOSAL"에 따르면 시스템인 컴퓨터는 컴퓨터 시스템의 사용상태에 대응하여 서로 다른 전원 관리상태를 실현하기 위하여 수평동기신호의 수직동기신호를 모니터에 선택적으로 공급하거나 차단하고, 모니터에서는 컴퓨터로부터 수평동기신호와 수직동기신호가 입력되는 상태에 대응하는 전원 관리상태를 수행한다. 전원 관리상태는 온상태(On State), 대기상태(Stand-By State), 일시정지상태(Suspend State), 오프상태(Off State)로 구분하고 있으며, 각 전원관리상태에 따른 수평동기신호와 수직동기신호의 공급상태는 하기 표 (1)과 같이 된다.
[표 1]
즉, 온상태는 수평동기신호와 수직동기신호의 펄스출력이 모두 존재하고, 대기상태는 수직동기신호의 펄스출력만이 나타나며, 일시정지상태는 수평동기신호의 펄스출력만이 나타나고, 오프상태는 수직동기신호와 수평동기신호의 펄스출력이 모두 나타나지 않는다.
따라서 이들 수평동기신호와 수직동기신호의 펄스출력상태에 따라서 전원 관리상태가 구별될 수 있고, 이들 전원 관리상태는 컴퓨터 시스템이 사용되지 않는 시간의 계속적인 경과에 따라 대응하여 단계적으로 온상태→대기상태→일시정지상태→오프상태로 전환된다.
상기 표 (1)에서 각 신호의 "무(없음)"상태와 "유(있음)" 상태는 각 신호의 주파수가 정상적인 동기신호주파수의 유무를 의미하는 것으로, "유(있음)" 상태는 수평동기신호가 10KHz이상이고, 수직동기신호가 40Hz이상인 경우이다. 이때 수직 및 수평펄스의 듀티비(Dute Rate)는 25% 미만이어야 한다.
이상의 설명한 바와 같이 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치의 전원을 관리하기 위해 서로 다른 상태로 발생되는 수평동기신호와 수직동기신호를 "전원 관리신호"라 칭한다.
상기한 VESA의 "DPMS PROPOSAL"에 제안된 전원 관리신호를 이용하여 컴퓨터 주변장치의 전원을 절약하는 기술로서 본원 출원인과 동시출원인에 의해 특허출원된 제93-5332호 "컴퓨터 주변장치의 전원 절약장치"가 있다.
상기 특허출원 제93-5332호를 살펴보면, 컴퓨터 주변장치는 컴퓨터 시스템의 사용상태에 대응하여 외부발생수단으로부터 발생되는 동작제어신호로부터 제어모드를 검출하며, 검출된 모드에 대응하여 공급전원 또는 동작상태를 제어하여 전원을 절약한다. 이때 동작제어신호는 곧 전원 관리신호로서 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치의 전원공급 또는 동작상태를 제어하기 위한 각종 모드를 나타낸다. 상기 제어모드는 상기한 VESA의 "DPMS PROPOSAL"에 제안된 전원 관리상태와 비교할 때 온상태에 대응하는 정상동작모드와, 대기상태에 대응하는 대기모드와, 일시정지상태에 대응하는 일시정지모드와, 오프상태에 대응하는 전원차단모드로 구분된다.
여기서 정상동작모드를 제외한 대기모드와, 일시정지모드와, 전원차단모드가 전원을 절약하는 전원절약모드가 된다. 이에 따라 제어모드는 크게 정상동작모드와 전원 절약모드로 구분할 수 있으며, 필요에 따라 전원절약모드중에 어느 모드를 생략할 수도 있다.
따라서, 상기 특허출원 제93-5332호에 개시된 기술을 이용하여 전원을 절약할 수 있도록 된 컴퓨터 주변장치를 사용할 경우, 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치의 전원공급 또는 동작상태를 선택적으로 제어하기 위한 전원 관리신호를 발생할 수 있는 기술이 요구되어 왔다.
이를 해결하기 위한 기술이 본원 출원인과 동일출원인이 특허출원 제93-15279호 컴퓨터 시스템에서 컴퓨터 주변장치의 전원 관리신호 발생방법 및 제어장치가 있다.
상기 특허출원 제93-1579호는 사용자가 전원 관리상태에 대한 비사용시간을 임의로 설정할 수 있는 전원 관리신호를 발생시켜서 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치의 전원공급 또는 동작상태를 선택적으로 제어하는 각 전원 관리상태에 대한 비사용시간을 임의로 설정 가능한 전원 관리신호를 발생하는 방법과, 컴퓨터 시스템의 사용상태에 대응하여 컴퓨터 주변장치의 전원공급 또는 동작상태를 선택적으로 제어하기 위한 전원 관리신호를 발생하는 것을 제어할 수 있는 전원 관리신호 발생 제어장치에 대하여 개시하였다.
그러나, 이러한 기술은 마이크로 컴퓨터를 이용한 기술로서 마이크로 컴퓨터와 모니터간의 전원을 제어하기 위한 복잡한 상호 인터페이싱으로 인하여 그 구성이 복잡하였고, 마이크로 컴퓨터가 활용됨에 따라서 생산원가가 비경제적인 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 이 발명의 목적은, 모니터의 상태를 인지하여 모드설정을 위한 제어신호를 자동으로 발생시키는 ASIC으로 구현하기 용이한 모니터의 전원 제어회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 모니터의 전원 제어회로의 특징은, 수직 및 수평동기신호를 이용하는 모니터의 전원 제어회로에 있어서 ; 수직동기신호가 입력될 때마다 펄스를 출력하는 수직펄스발생수단과 ; 수평동기신호가 입력될 때마다 펄스를 출력하는 수평펄스발생수단과 ; 상기 수직펄스발생수단으로 부터 입력되는 펄스들의 주파수를 소정기준 주파수를 기준으로 판별하여 소정주파수 이하이면 하이레벨의 제1 신호를 출력한 후 수직동기신호 입력무판별신호를 출력하는 수직주파수판별부와, 상기 수직주파수판별부로 부터 입력되는 상기 제1 신호를 소정시간 카운팅한 후 상기 수직동기신호 입력무판별신호의 출력을 제어하기 위한 신호를 출력하는 수직신호체크부와, 상기 수직주파수판별부로부터 입력되는 수직동기신호입력부판별신호의 출력을 소정대기시간을 가진 후 출력하는 수직무신호체크부가 구성되는 수직신호판별수단과 ; 상기 수평펄스발생수단으로 부터 입력되는 펄스들의 주파수를 소정기준 주파수를 기준으로 판별하여 소정주파수 이하이면 하이레벨의 제2 신호를 출력한 후 수평동기신호 입력무판별신호를 출력하는 수평주파수판별부와, 상기 수평주파수판별부로부터 입력되는 상기 제2 신호를 소정시간 카운팅한 후 상기 수평동기신호 입력부판별신호의 출력을 제어하기 위한 신호를 출력하는 수평신호체크부와, 상기 수평주파수판별부로 부터 입력되는 수평동기신호 입력무판별신호의 출력을 소정대기시간을 가진 후 출력하는 수평무신호체크부로 구성되는 수평신호판별수단과 ; 상기 수직신호판별수단과 ; 상기 수평신호판별수단으로 부터 출력되는 신호를 논리조합하여 전원 관리상태에 따른 제어신호를 출력하는 출력수단이 구성되는 점에 있다.
그리고, 상기 수직주파수판별부는 상기 수직펄스발생부로 부터 입력되는 펄스에 의하여 리세트되어 소정시간동안 다음 펄스에 의하여 리세트되지 않으면 하이신호를 출력하는 제1 카운터와 ; 상기 제1 카운터의 출력측에 직렬로 연결되어, 상기 수직펄스발생부로 부터 입력되는 펄스에 의하여 리세트되며, 상기 제1 카운터의 출력을 소정시간 시프트시킨 후 상기 수직신호체크부로 상기 제1 신호를 출력하는 최소한 하나 이상의 D-플립플롭으로 구성된 제 1 D-플립플롭와 ; 상기 제 1 D-플립플롭부에서 시트되어 출력되는 신호가 클럭신호로 인가되고 상기 수직신호체크부로 부터 시프트되어 출력되는 신호가 클럭신호로 인가되고 상기 수직신호체크부로 부터 입력되는 신호에 의하여 수직동기신호 입력무판별신호를 출력하는 제 1 D-플립플롭으로 구성될 수도 있다.
또한, 상기 수평주파수판별부는 하이레벨전압으로 입력단이 고정된 제 1 D-플립플롭의 출력단에 직렬로 연결된 적어도 하나이상의 D-플립플롭부와 ; 상기 D-플립플롭들의 클럭단에는 소정의 클럭신호가 인가되고, 수평펄스발생부의 출력신호와 리세트신호를 논리조합하여 그 출력신호를 상기 D-플립플롭들의 리세트단에 인가하는 낸드게이트와 ; 상기 D-플립플롭부에서 시프트되어 출력되는 신호가 클럭신호로 인가되고 상기 수평신호체크부로 부터 입력되는 신호에 의하여 수평동기신호 입력무판별신호를 출력하는 제 2 D-플립플롭으로 구성될 수도 있다.
이하, 이 발명에 따른 모니터의 전원 제어회로의 바람직한 하나의 실시예에 대하여 첨부도면에 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 모니터 전원제어회로의 실시예를 나타내는 블록도로서, 컴퓨터로부터 동작 제어신호로서 수직동기신호와 수평동기신호가 입력되고, 각 구성부의 동작을 위한 클럭 및 리세트신호가 제공된다. 이러한 동작제어신호에 의하여 발생되는 전원 관리상태에 따른 제어신호는 대기상태 제어신호(Stand-By)와 일시정지상태 제어신호(Suspend)와 오프상태 제어신호(Off)가 출력된다. 그리고, 상기 클럭신호가 클럭분주기(10)에 인가되도록 연결되어 있고, 이 클럭분주기(10)는 클럭신호(CLK)를 소정주기로 분주하여 클럭신호(CLK1∼CLK6)로 출력하도록 구성되어 있다.
이를 보다 상세히 설명하면, 모니터에서 발생된 수직동기신호(V-Sync)와 클럭신호(CLK) 및 리세트 신호(Reset)는 수직펄스발생부(12)로 인가되도록 연결되어 있고, 수직펄스발생부(12)의 출력펄스(a)는 리세트신호(Reset) 및 클럭신호(CLK)와 같이 수직주파수판별부(14)에 입력되도록 연결되어 있다. 그리고 모니터에서 발생된 수평동기신호(H-Sync)와 클럭신호(CLK)는 수평펄스발생부(16)로 인가되도록 연결되어 있고, 수평펄스발생부(16)의 출력펄스(b)는 수평주파수판별부(18)에 입력되도록 연결되어있다.
그리고, 수직주파수판별부(14)는 출력펄스(a)가 소정시간 지연된 신호(c)를 수직신호체크부(20)로 입력하도록 연결되어 있으며, 수직신호체크부(20)는 수직주파수판별부(14)로 부터 출력되는 소정시간 지연된 신호(c)의 주파수를 체크하여 그에 해당하는 신호(d)를 수직주파수판별부(14)에 입력하도록 연결되어 있고, 수직주파수판별부(14)는 수직동기신호 입력무판별신호(e)를 수직무신호체크부(22)로 입력하도록 되어 있으며, 수직무신호체크부(22)의 출력신호(i)는 디코더(24)로 입력되도록 연결되어 있다.
또한, 수평주파수판별부(18)는 출력펄스(b)가 소정시간 지연된 신호(f)를 수평신호체크부(26)로 입력하도록 연결되어 있으며, 수평신호체크부(26)는 수평주파수판별부(18)로 부터 출력되는 소정시간 지연된 신호(f)의 주파수를 체크하여 그에 해당하는 신호(g)를 수평주파수판별부(18)에 입력하도록 연결되어 있고, 수평주파수판별부(18)는 수평동기신호 입력무판별신호(h)를 수평무신호체크부(28)로 입력하도록 되어 있으며, 수평무신호체크부(28)의 출력신호(j)는 수직무신호체크부(22)의 출력신호(i)와 같이 디코더(24)로 입력되도록 연결되어 있고, 디코더(24)는 이와 같이 입력된 신호(i, j)를 논리조합하여 전원 관리상태에 따른 제어신호인 대기신호(Stand-By)와 일시정지상태(Suspend) 및 오프(Off)신호로 출력하도록 구성되어 있다.
이에 따라서, 수직펄스발생부(12)는 수직동기신호(V-Sync) 및 리세트신호(Reset)와 클럭신호(CLK)를 이용하여 펄스(a)를 출력한다. 이때 출력되는 펄스는 수직동기신호(V-Sync)의 라이징타임(Rising Time)과 동일한 시점의 라이징타임을 가지며 펄스(CLK)신호의 폴링타임(Falling Time)과 동일한 시점의 폴링타임을 가짐으로써 수직동기신호의 주파수만을 체크하기 위한 펄스이다.
이와 동일하게 수평펄스발생부(16)는 수평동기신호(H-Sync) 및 리세트신호(Reset)와 클럭신호(CLK)를 이용하여 펄스(b)를 출력하고, 이때 출력되는 펄스도 수평동기신호(H-Sync)의 라이징타임과 동일한 시점의 라이징타임을 가지며 펄스(CLK)신호의 폴링타임과 동일한 시점의 폴링타임을 갖는 수평동기신호의 주파수만을 체크하기 위한 신호이다. 이들 출력신호(a, b)를 발생하는 상세한 과정에 대하여 제2도를 참조하여 설명하기로 한다.
한편, 수직수파수판별부(14)는 입력되는 펄스(a)를 클럭분주기(10)에서 분주된 클럭신호(CLK)와 리세트신호(Reset)로서 소정시간 지연한 후 지연된 신호를 수직신호체크부(20)로 출력한다. 이에 대한 구체적인 동작설명은 제3도를 참조하여 설명하기로 한다.
그리고, 수직신호체크부(20)는 도시되지 않은 내장된 카운터를 이용하여 소정시간 신호지속여부를 판단한 후 그에 대한 판단결과를 펄스(d)로서 수직주파수판별부(14)로 출력한다. 이에 대한 구체적인 동작은 제5도를 참조하여 설명하기로 한다.
수직신호체크부(20)로 부터 펄스(d)가 출력되면 수직주파수판별부(14)는 수직무신호체크부(22)로 수직동기신호 입력무판별신호(e)를 출력하고, 수직무신호체크부(22)는 입력된 수직동기신호 입력무판별신호(e)를 소정시간 지연한 후 디코더(24)로 출력한다. 이에 대한 구체적인 동작은 제6도를 참조하여 설명하기로 한다.
그리고, 수평주파수판별부(18)는 입력되는 펄스(b)를 클럭분주기(10)에서 분주된 클럭신호(CLK4)와 리세트신호(Reset)로서 소정시간 지연한 후 그 지연된 신호를 수평신호체크부(26)로 출력하며, 이에 대한 구체적인 동작은 제4도를 참조하여 설명하기로 한다.
수평신호체크부(26)는 도시되지 않은 내장된 카운터를 이용하여 소정시간 신호지속여부를 판단한 후 그에 대한 판단결과를 펄스(g)로서 수평주파수판별부(18)로 출력한다. 이에 대한 구체적인 동작은 제5도를 참조하여 설명하기로 한다.
수평신호체크부(26)로 부터 펄스(g)가 출력되면 수평주파수판별부(18)는 수평무신호체크부(28)로 수평동기신호 입력무판별신호(h)를 출력하고, 수평무신호체크부(28)는 입력된 수평동기신호 입력무판별신호(h)를 소정시간 지연한 후 리코더(24)로 출력한다. 이에 대한 구체적인 동작은 제6도를 참조하여 설명하기로 한다.
상기의 수직펄스발생부(12)와 수평펄스발생부(16)가 출력펄스(a, b)를 발생시키는 과정에 대하여 제2도 및 제3도를 참조하여 구체적으로 설명한다.
제2도는 수평동기신호(H-Sync) 또는 수직동기신호(V-Sync)가 입력될 때마다 펄스를 발생시키는 회로로서, 클럭신호가 D-플립플롭(30)의 클럭단으로 입력되는 한편 인버터(32)를 통하여 D-플립플롭(36)의 클럭단으로 입력되고, D-플립플롭(30, 36)들의 리세트단에는 수직동기신호(V-Sync) 또는 수평동기신호(H-Sync)를 리세트신호(Reset)와 논리곱하여 인가하는 앤드게이트(38)가 연결되어 있으며, D-플립플롭(30, 36)들의 입력단(D)은 고정전압(V1)에 의하여 논리적 하이레벨 전압이 인가되어 있고, D-플립플롭(30)의 출력측(Q)과 D-플립플롭(36)의 출력측(Q)은 익스클루시브-노아(Exclusive-NOR)게이트(36)의 입력측에 연결되어 있으며, 익스클루시브-노아 게이트는 입력신호를 논리조합하여 수직출력펄스(a) 또는 수평출력펄스(b)를 출력하도록 구성되어 있다.
우선, 수직동기신호(V-Sync) 또는 수평동기신호(H-Sync)가 제3도의 (a)와 같이 앤드게이트(38)로 입력되고 리세트신호가 하이로 인가되어 있는 상태라면, 각 D-플립플롭(30, 36)들의 리세트단으로는 하이레벨의 신호가 입력되어 D-플립플롭(30, 36)들은 동작을 시작한다. 이때 제3도에서 신호의 파형을 수직동기신호와 수평동기신호의 구분없이 도시하였으나, 실제의 수직동기신호와 수평동기신호는 차이가 존재한다. 그러나 이 발명을 수행하기 위한 동작을 설명하기 위해서는 수직 및 수평동기신호의 라이징타임만을 체킹하므로 동일한 파형도로서 설명한다.
일단 앤드게이트(38)로 부터 리세트단으로 제3도 (가)의 하이레벨신호가 입력되어 D-플립플롭(30, 36)들이 인에이블된 상태에서 제3도 (나)의 클럭신호(CLK)가 인가되면, D-플립플롭(30)은 입력된 클럭신호(CLK)의 라이징타임에서 출력단(Q)으로 제3도 (다)와 같은 신호를 출력하고, D-플립플롭(36)은 클럭신호(CLK)가 인버터(32)를 통하여 반전되어 클럭단에 인가되므로 입력된 클럭신호(CLK)의 폴링타임에서 출력단(Q)으로 제3도 (라)와 같은 신호를 출력한다. 이들 D-플립플롭(30, 36)들의 출력신호가 익스클루시브-노아 게이트(39)로 인가되면, 익스클루시브-노아 게이트(39)는 논리조합 특성에 의하여 서로 신호가 상이한 구간에서만 제3도 (마)와 같은 하이레벨의 신호를 출력한다. 제3도 (마)와 같은 클럭신호(CLK)의 반주기에 해당하는 신호가 수직펄스발생부(12)와 수평펄스발생부(16)으로 부터 각각 수직주파수판별부(14) 및 수평주파수판별부(18)로 출력된다. 즉, 이 출력되는 펄스는 수직동기신호와 수평동기신호의 주파수만 체크가능하도록 수직 또는 수평동기신호 입력시점에서 발생되는 펄스이다.
이와 같이 수직펄스발생부(12)와 수평펄스발생부(16)으로 부터 출력된 펄스가 입력됨에 따른 수직주파수판별부(14) 및 수평주파수판별부(18)의 동작을 제4도 및 제5도를 참조하여 설명한다.
제4도는 클럭분주기(10)에서 소정주기로 분주된 클럭신호(CLK1)가 낸드게이트(40)의입력측에 인가되도록 연결되어 있고, 이 낸드게이트(40)의 출력이 카운터(42)의 클럭단으로 인가되도록 연결되어 있으며, 카운터(42)의 출력은 인버터(44)를 통하여 낸드게이트(40)의 다른 입력측으로 인가됨과 동시에 D-플립플롭(46)의 입력단(D)으로 인가되도록 연결되어 있다. 각 D-플립플롭(46∼56)들이 직렬로 연결되어 있어서 전측에 위치한 D-플립플롭의 출력단(Q)이 우측에 위치한 D-플립플롭의 입력단(D)에 연결되어 있고, 이들 D-플립플롭(46∼56)의 클럭단에는 클럭신호(CLK1)이 인가되도록 연결되어 있으며, 이들 D-플립플롭(46∼56)의 리세트단에는 수직펄스발생부(12)의 출력펄스와 리세트신호를 논리조합하는 낸드게이트(58)의 출력신호가 인가되도록 연결되어 있다. 그리고 D-플립플롭(54)의 반전 출력단(Q)은 그 출력신호(c)를 수직신호체크부(20)로 출력하도록 구성되어 있으며, D-플립플롭(56)의 출력단(Q)은 D-플립플롭(60)의 클럭단과 연결되어 있으며, D-플립플롭(60)의 입력단은 하이레벨의 전압(V)으로 고정되어 있고 리세트단으로는 수직신호체크부(20)의 출력신호(d)가 인가되도록 구성되어 있으며 그 출력은 수직동기신호 입력무판별신호(e)로 출력되도록 구성되어 있다.
따라서, 리세트신호(Reset)가 하이로 낸드게이트(58)의 입력측으로 항상 인가되는 상태에서 낸드게이트(58)는 수직펄스발생부(12)로 부터 입력되는 펄스(a)가 하이레벨인 경우에만 그 출력이 로우레벨이 되므로, 낸드게이트(58)로 부터 리세트신호가 인가되는 카운터(42)와 각 D-플립플롭(46, 56)은 리세트단으로 로우레벨의 신호가 인가될 때 그 출력들이 모두 로우로 세팅된다.
즉, 수직펄스발생부(12)로 부터 입력되는 펄스(a)는 수직동기신호(V-Sync)가 입력될 때마다 발생되는 신호이므로 카운터(42)와 D-플립플롭(46∼56)들은 결과적으로 수직동기신호가 입력될 때마다 리세트되고, 클럭신호(CLK1)는 입력클럭(CLK)가 분주된 기준클럭으로서 수직펄스발생부(12)로 부터 입력되는 펄스(a)의 타이밍 즉, 수직동기신호의 정확한 주파수를 판단하기 위하여 기준으로 제공되는 클럭이다.
수직펄스발생부(12)로 부터 첫번째 펄스(a)가 입력되면, 카운터(42)와 각 D-플립플롭(46∼56)은 리세트되어 그 출력들이 모두 로우레벨이 되고, 이로부터 카운터(42)는 클럭을 카운팅하기 시작한다. 카운터(42)는 (0000)2부터 카운팅하기 시작하여(1000)2가 되면 출력단(Q4)으로 하이레벨의 신호를 출력한다. 즉 클럭신호(CLK1)가 7번 입력된 후 8번째는 플립플롭(46)에 하이의 신호를 출력하고, 이 출력신호가 12번째가 될 때까지 D-플립플롭(46∼56)까지 시프트(shift)된다. 클럭신호(CLK1)의 클럭수가 12번째까지 낸드게이트(58)에서 로우레벨의 신호가 인가되지 않으면, D-플립플롭(54)의 반전출력단(Q)에서 수직신호체크부(20)로 출력신호(c)가 발생하면, 14번째 클럭에서는 D-플립플롭(60)의 클럭단에 클럭신호가 인가된다. D-플립플롭(54)의 반전단(q)으로 부터 출력된 신호(c)에 의하여 수직신호체크부(20)는 수직동기신호의 주파수를 조절하기 위한 신호(d)를 D-플립플롭(60)의 리세트단에 인가한다. 수직신호체크부(20)으로 부터 리세트신호가 인가되고 D-플립플롭(56)으로 부터 클럭신호가 인가되면 D-플립플롭(60)는 수직동기신호 입력무판별신호(e)를 수직무신호체크부(22)로 출력한다.
한편, 수평주파수판별부(18)는 제5도와 같이 하이레벨 전압(V)으로 입력단(D)이 고정된 D-플립플롭(62)의 출력단(Q) 후측에 직렬로 D-플리플롭(64∼76)들이 연결되어 있고, 이들 D-플립플롭(62∼76)들의 클럭단에는 클럭분주기(10)로 부터 입력되는 분주된 클럭신호(CLK4)가 인가되도록 연결되어 있으며, 리세트단에는 리세트신호(Reset)와 수평펄스발생부(16)의 출력신호를 논리조합하는 낸드게이트(77)의 출력이 인가되도록 연결되어 있다.
그리고 D-플립플롭(74)의 반전출력단 ()으로는 수평신호체크부(26)로 신호(f)가 출력되며, D-플립플롭(78)은 클럭단에 D-플립플롭(76)의 출력신호가 인가되도록 연결되고 수평신호체크부(26)로 부터 입력되는 신호는 리세트단으로 인가되도록 연결되며 입력단(D)은 하이레벨 전압(V)으로 고정되어 있으며 그 출력단(Q)의 출력신호(h)는 수평동기신호 입력무판별신호(h)가 되도록 구성되어 있다.
이에 따라서 수평펄스발생부(16)로 부터 펄스(b)가 인가되면, D-플립플롭(62∼76)은 리세트되어 그 값들이 모두 로우상태로 세팅되고, 펄스(b)와 그 다음 펄스(b)의 간격은 수평동기신호와 그 다음 수평동기신호의 간격이 된다. 그리고 리세트신호(Reset)와 수평펄스발생부(16)의 출력신호(b)를 논리조합하여 출력하는 낸드게이트(77)의 출력신호가 각 D-플립플롭(62∼76)의 리세트신호로 인가되고 클럭분주기(10)에서 분주된 클럭신호(CLK4)가 클럭단으로 인가되면, D-플립플롭(62)의 입력단에 인가되는 신호가 D-플립플롭(64∼74)들로 시프트된다. 리세트신호와 다음 리세트신호 사이에 클럭신호가 6개 이하가 포함되면 D-플립플롭(62∼74)들은 리세트되어 D-플립플롭(78)의 출력은 로우가 되고, 클럭신호가 8개 이상이 포함되면 D-플립플롭(78)의 출력은 하이가 된다. 이때 만약 클럭신호가 6개 이하라면 D-플립플롭(78)의 출력은 로우레벨이 된다. 세트신호가 하이가 인가되는 동안 클럭단으로 인가되는 클럭신호(CLK4)가 7개 이상인 경우 D-플립플롭(74)의 반전단(Q)으로 부터 출력된 신호(f)에 의하여 수평신호체크부(26)는 수평동기신호의 출력을 제어하기 위한 신호(g)를 D-플립플롭(78)의 리세트단에 인가한다. 수평신호체크부(26)으로 부터 리세트신호가 인가되고 D-플립플롭(76)으로 부터 클럭신호가 인가되면 D-플립플롭(78)은 수평동기신호 입력무판별신호(h)를 수평무신호체크부(28)로 출력한다.
따라서 수직주파수판별부(14)와 수평주파수판별부(18)는 소정시간내에 다음 수직 또는 수평클럭이 입력되지 않으면 수직 및 수평동기신호가 입력되지 않음으로 판단하여 수평 및 수직동기신호 입력무판별신호(e, h)를 수직 및 수평무신호체크부(22, 28)로 출력한다.
한편, 수직주파수판별부(14)와 수평주파수판별부(18)로 부터 출력되는 신호(c, f)는 제6도와 같이 각각 구성된 수직신호체크부(20)와 수평신호체크부(26)에 입력된다. 수직신호체크부(20)와 수평신호체크부(26)는 내부에 구비된 수평동기신호와 수직동기신호의 주파수가 상이한 이유로 카운터로 설정되는 시간만 상이하고 나머지 구성은 동일하므로 제6도를 참조하여 같이 설명한다.
클럭신호(CLK3/CLK6)가 인가되는 낸드게이트(80)의 출력측이 클럭단에 연결되는 카운터(82)의 임의의 두 출력단이 낸드게이트(84)의 입력측에 연결되고, 낸드게이트(84)는 출력신호를 수직주파수판별부(14) 또는 수평주파수판별부(18)로 출력함과 동시에 그 출력신호를 낸드게이트(80)의 입력측에 인가하도록 구성되어 있다. 그리고 카운터(82)의 리세트단에는 입력측에 리세트신호(Reset)와 수직/수평주파수판별부(14, 18)의 출력신호(c, f)를 논리조합하는 낸드게이트(86)의 출력측이 연결되어 있다.
카운터(82)는 리세트단으로 수직/수평주파수판별부(14, 18)로 부터의 신호(c, f)입력에따라 낸드게이트(86)로 부터 출력되는 리세트신호에 의하여 카운터를 개시한다. 카운터(82)는 클럭신호(CLK3, CLK6)가 인가됨에 따라 낸드게이트(80)의 출력신호가 카운터(82)의 클럭단에 인가되면 이 클럭을 소정시간 카운트하고, 소정시간동안 리세트신호가 인가되지 않으면 낸드게이트(84)는 입력측에 인가되는 신호에 의하여 출력신호(d, g)를 수직 및 수평주파수판별부(14, 18)로 인가한다.
이와 같이 일정 주파수 이상의 수직 및 수평신호(H-Sync, V-Sync)가 인가된 경우 수직 및 수평신호체크부(20, 26)로 부터 출력되는 신호(d, g)는 수직 및 수평주파수판별부(14, 18)내에 구성된 D-플립플롭(60, 78)의 리세트단에 리세트신호로 인가되고, 이에 따라 수직 또는 수평동기신호 입력무판별신호가 수직무신호체크부(22) 또는 수평무신호체크부(28)로 출력된다.
수직무신호체크부(22)의 수평무신호체크부(28)는 제7도와 같이 동일한 구성을 갖는다. 클럭신호(CLK2/CLK5)가 인가되는 낸드게이트(88)의 출력측이 클럭단에 연결되는 카운터(90)의 출력단이 출력신호(i, j)를 디코더(24)로 출력하는 한편 인버터(92)를 통하여 그 출력신호를 낸드게이트(88)의 입력측에 인가하도록 구성되어 있다. 그리고 카운터(90)의 리세트단에는 입력측에 리세트신호(Reset)와 수직/수평주파수판별부(14, 18)의 출력신호(e, h)를 논리조합하는 낸드게이트(94)의 출력측이 연결되어 있다.
수직주파수판별부(14)와 수평주파수판별부(18)로 부터의 출력신호(e, h)가 낸드게이트(94)를 통하여 리세트신호가 리세트단으로 인가된 후, 카운터(90)는 클럭분주기(10)로 부터 인가되는 클럭신호를 카운트한다. 카운터(90)에 설정된 소정시간 이상동안 리세트신호가 인가되지 않으면 출력단의 출력신호레벨을 하이로 하여 디코더(24)로 인가하고, 카운팅동작을 수행하는 소정시간내 리세트신호가 인가되면 출력단의 출력신호레벨을 로우로 하여 디코더(24)로 인가한다. 따라서 수직 및 수평무신호체크부(22, 28)는 출력을 수직주파수판별부(14)와 수평주파수판별부(18)의 출력을 수 초 정도 대기시키는 자연수단으로서, 모니터의 상태를 정확하게 약 5초 정도 판단한다. 이때 약 5초 정도의 대기시간을 갖는 이유는, 파워절약모드(일시정지상태 및 오프상태)로 전환되어 수평무신호체크부(28)에서 하이레벨이 출력되면 모니터의 도시되지 않은 파워스위치를 오프시킨 것과 같은 효과가 있기 때문에 다시 수평 또는 수직동기가 입력되어 온상태로 전환되더라도 화면이 디스플레이되기 위해서는 수십초 가량 소요되므로, 이러한 대기시간을 없애기 위하여 화면이 없어지고 난 후 약 5초 이내에 다시 온상태로 전환되면 바로 화면이 디스플레이될 수 있도록 하기 위해서이다.
디코더(24)에서는 수직무신호체크부(22)와 수평무신호체크부(28)의 출력신호를 논리조합하여 모니터를 전원 관리상태 즉, 대기상태(Stand-By)와 일시정지상태(Suspend) 및 오프(Off)상태로 제어하기 위한 제어신호를 출력한다.
즉, 현재 모니터의 수평동기신호(H-Sync)와 수직동기신호(V-Sync)의 입력상태가 판단되어서, 수직무신호체크부(22)와 수평무신호체크부(28)는 수직 또는 수평동기신호 입력에 따라 하이 또는 로우의 신호를 디코더(24)로 출력함으로써, 디코더(24)는 입력된 신호를 논리조합하여 전원 관리상태에 따른 제어신호(Stand-By, Suspend, Off)를 출력하게 된다.
이와 같이 컴퓨터의 사용여부에 따라 상이한 전원 관리상태별 제어신호(Stand-By, Suspend, Off)가 출력되어 불필요한 동작에 사용되는 모니터의 파워를 제어하므로 모니터를 사용할 때 소비되는 파워가 절약될 수 있다.
이상에서와 같이 이 발명에 따른 모니터의 전원 제어회로에 의하면, 마이크로 컴퓨터를 이용한 신호의 인터페이싱에 의한 전원제어가 아닌 수평 및 수직동기신호의 유무판단에 의한 전원 관리상태를 판단하고 이에 따른 제어신호를 출력하도록 논리회로들로서 구성됨으로써, ASIC기법을 이용하여 원칩으로 제작이 용이하므로 제작상 간편성을 제공할 수 있고, 마이크로컴퓨터를 이용한 전원 관리상태에 따른 모니터의 파워제어에 비하여 제작경비가 절감될 수 있는 효과가 있다.

Claims (5)

  1. 수직 및 수평동기신호를 이용하는 모니터의 전원제어회로에 있어서, 수직동기신호가 입력될 때마다 펄스를 출력하는 수직펄스발생수단 ; 수평동기신호가 입력될 때마다 펄스를 출력하는 수평펄스발생수단 ; 상기 수직펄스발생수단으로 부터 입력되는 펄스들의 주파수를 소정기준주파수를 기준으로 판별하여 소정주파수 이하이면 하이레벨의 제1 신호를 출력한 후 수직동기신호 입력무판별신호를 출력하는 수직주파수판별부와, 상기 수직주파수판별부로 부터 입력되는 상기 제1 신호를 소정시간 카운팅한 후 상기 수직동기신호 입력무판별신호의 출력을 제어하기 위한 신호를 출력하는 수직신호체크부와, 상기 수직주파수판별부로 부터 입력되는 수직동기신호 입력무판별신호의 출력을 소정대기시간을 가진 후 출력하는 수직무신호체크부가 구성되는 수직신호판별수단 ; 상기 수평펄스발생수단으로 부터 입력되는 펄스들의 주파수를 소정기준주파수를 기준으로 판별하여 소정주파수 이하이면 하이레벨의 제2 신호를 출력한 후 수평동기신호 입력무판별신호를 출력하는 수평주파수판별부와, 상기 수평주파수판별부로 부터 입력되는 상기 제2 신호를 소정시간 카운팅한 후 상기 수평동기신호 입력무판별신호의 출력을 제어하기 위한 신호를 출력하는 수평신호체크부와, 상기 수평주파수판별부로 부터 입력되는 수평동기신호 입력무판별신호의 출력을 소정대기시간을 가진 후 출력하는 수평무신호체크부로 구성되는 수평신호판별수단 ; 및 상기 수직신호판별수단과 상기 수평신호판별수단으로 부터 출력되는 신호를 논리조합하여 전원 관리상태에 따른 제어신호를 출력하는 출력수단이 구성됨을 특징으로 하는 모니터의 전원제어회로.
  2. 제1항에 있어서, 상기 수직주파수판별부는 상기 수직펄스발생부로 부터 입력되는 펄스에 의하여 리세트되어 소정시간동안 다음 펄스에 의하여 리세트되지 않으면 하이신호를 출력하는 제1 카운터 ; 상기 제1 카운터의 출력측에 직렬로 연결되어, 상기 수직펄스발생부로 부터 입력되는 펄스에 의하여 리세트되며, 상기 제1 카운터의 출력을 소정시간 시프트시킨 후 상기 수직신호체크부로 상기 제1 신호를 출력하는 최소한 하나이상의 D-플립플롭으로 구성된 제 1 D-플립플롭부 ; 및 상기 제 1 D-플립플롭부에서 시프트되어 출력되는 신호가 클럭신호로 인가되고 상기 수직신호체크부로 부터 입력되는 신호에 의하여 수직동기신호 입력무판별신호를 출력하는 제1 D-플립플롭으로 구성되는 것을 특징으로 하는 모니터의 전원제어회로.
  3. 제1항에 있어서, 상기 수평주파수판별부는 하이레벨 전압으로 입력단이 고정된 제1 D-플립플롭의 출력단에 직렬로 연결된 적어도 하나이상의 D-플립플롭부 ; 상기 D-플립플롭들의 클럭단에는 소정의 클럭신호가 인가되고, 수평펄스발생부의 출력신호와 리세트신호를 논리조합하여 그 출력신호를 상기 D-플립플롭의 리세트단에 인가하는 낸드게이트 ; 및 상기 D-플립플롭부에서 시프트되어 출력되는 신호가 클럭신호로 인가되고 상기 수평신호체크부로 부터 입력되는 신호에 의하여 수평동기신호 입력무판별신호를 출력하는 제 2 D-플립플롭으로 구성되는 것을 특징으로 하는 모니터의 전원제어회로.
  4. 제1항에 있어서, 상기 수직무신호체크부는 소정대기 시간동안 상기 수직주파수판별부의 출력을 대기시키기 위한 카운터로 구성되는 것을 특징으로 하는 모니터의 전원제어회로.
  5. 제1항에 있어서, 상기 수평무신호체크부는 소정대기시간동안 상기 수평주파수판별부의 출력을 대기시키기 위한 카운터로 구성되는 것을 특징으로 하는 모니터의 전원제어회로.
KR1019940010862A 1994-05-19 1994-05-19 모니터의 전원 제어회로 KR970003439B1 (ko)

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