KR960043166A - BiCMOS 소자의 제조방법 - Google Patents
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Abstract
BiCMOS 소자의 제조방법이 개시되어 있다. 본 발명은 고농도의 매립층과 저농도의 에피층(epitaxial layer)을 형성하지 않고 바이폴라 트랜지스터와 CMOS 트랜지스터가 병합된 BiCMOS 소자의 제조방법을 제공한다.
본 발명에 의하면 낮은 제조원가로 고집적 특성과 초고속 특성을 갖는 BiCMOS 소자를 구현할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1F도는 본 발명의 제1실시예에 의한 BiCMOS 소자의 제조방법을 설명하기 위한 단면도들이다.
Claims (7)
- CMOS 트랜지스터와 바이폴라 프랜지스터가 결합된 BiCMOS 소자를 제조하는 방법에 있어서, 제1도전형의 반도체기판에 제1도전형과 반대형인 제2도전형으로 이루어진 복수의 제1우물과 제1도전형으로 이루어진 제2우물을 형성한는 단계; 상기 반도체기판에 소자분리를 위한 필드 절연층을 형성함으로써, 활성영역과 비활성영역을 한정한는 단계; 상기 필드 절연층이 형성된 반도체기판 전면에 게이트 절연층 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층을 패터닝하여 CMOS 트랜지스터가 형성될 제1우물 및 제2우물의 활성영역 상부에 게이트 전극을 형성하는 단계; 바이폴라 트랜지스터가 형성될 제1우물의 활성영역에 제1도전형의 불순물을 제1도우즈로 이온주입하여 제1도전형의 베이스 영역을 형성한는 단계; 상기 게이트 전극이 형성된 제2우물의 활성영역에 제2도전형의 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극이 형성된 제1우물의 활성영역 및 상기 베이스 영역중 일정부분에 제1도전형의 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입하여 각각 제1도전형의 소오스/드레인 영역 및 제1도전형의 고농도 베이스 영역을 형성함으로써, 상기 고농도 베이스 영역과 전기적으로 연결된 활성 베이스 영역을 한정하는 단계; 상기 고농도 베이스 영역을 포함하지 않는 베이스 영역에 제2 도전형의 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입하여 제2도전형의 고농도 콜렉터영역을 형성하는 단계; 상기 결과물 전면에 제1절연층을 형성하는 단계; 상기 제1절연층 및 상기 게이트 절연층을 패터닝하여 상기 활성 베이스 영역 상부에 콘택홀을 갖는 제1절연층 패턴 및 게이트 절연층 패턴을 형성하는 단계; 상기 결과를 전면에 상기 콘택홀을 덮는 제2도전형의 제2도전층을 형성하는 단계; 상기 제2도전층을 패터닝하여 상기 활성 베이스 영역과 접축된 에미터 전극을 형성하는 단계; 및 상기 결과물 전면에 제2절연층을 증착한 후 어닐링함으로써, 상기 에미터 전극으로부터 불순물을 확산시키어 상기 활서 베이스영역 상부에 제2도전형의 에미터 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- 제1항에 있어서, 상기 제1도전층은 폴리실리콘과 텅스텐 폴리사이드 중 어느 하나로 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- 제1항에 있어서, 상기 제2도전층은 폴리실리콘과 텅스텐 폴리사이드 중 어는 하나로 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- 제1항에 있어서, 상기 고농도 콜렉터영역은 상기 활성 베이스 영역과 인접한 활성영역 또는 상기 활성 베이스 영역을 둘러싸는 활성영력에 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- CMOS 트랜지스터와 바이폴라 트랜지스터가 결합된 BiCMOS 소자를 제조하는 방법에 있어서, P형의 반도체기판에 복수의 N형 우물, 제1 P형 우물, 및 제2 P형 우물을 포함하는 N형 우물로 구성되는 3중 우물을 형성하는 단계; 상기 3중 우물이 형성된 반도체기판에 소자분리를 위한 필드 절연층을 형성함으로써, 활성영역과 비활성영역을 한정하는 단계; 상기 필드 절연층이 형성된 반도체기판 전면에 게이트 절연층 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층을 패터닝하여 CMOS트랜지스터가 형성될 활성영역 상부에 게이트 전극을 형성하는 단계; 바이폴라 트랜지스터가 형성될 N형 우물의 활성영역에 P형의 불순물을 제1도우즈로 이온 주입하여 P형의 베이스 영역을 형성하는 단계; 상기 게이트 전극이 형성된 제1 P형 우물 및 제2 P형 우물의 활성영역에 N형의 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극이 형성된 N형 우물의 활성영역 및 상기 베이스 영역중 일정부분에 P형 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입하여 각각 P형의 소오스/드레인 영역 및 P형의 고농도 베이스 영역을 형성함으로써, 상기 고농도 베이스 영역과 전기적으로 연결된 P형의 활성 베이스 영역을 한정하는 단계; 상기 고농도 베이스 영역을 포함하지 않는 베이스 영역에 N형의 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입하여 N형의 고농도 콜렉터영역을 형성하는 단계; 상기결과물 전면에 제1절연층을 형성하는 단계; 상기 제2 P형 우물 상부에 SRAM 셀의 부하소자를 형성하는 단계; 상기 부하소자가 형성된 반도체기판 전면에 제2 절연층을 형성하는 단계; 상기 제2절연층, 상기 제1절연층, 및 상기 게이트 절연층을 패터닝하여 상기 활성 베이스 영역 상부 및 상기 제2 P형 우물내의 N형의 소오스 영역 상부에 콘텍홀을 갖는 제2절연층 패턴, 제1절연층 패턴 및 게이트 절연층 패턴을 형성하는 단계; 상기 결과물 전면에 상기 콘택홀을 덮는 N형의 제2전도층을 형성하는 단계; 상기 제2도전층을 패터닝하여 상기 활성 베이스 영역과 접촉된 에미터 전극 및 SRAM 셀의 접지선을 형성하는 단계 ; 및 상기 결과물 전면에 제3절연층을 증착한 후 어닐링함으로써, 상기 에미터 전극으로부터 불순물을 확산시키어 상기 활성 베이스 영역 상부에 N형의 에미터 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- 제5항에 있어서, 상기 고농도 콜렉터영역은 상기 활성 베이스 영역과 인접한 활성영역 또는 상기 활성 베이스 영역을 둘러싸는 활성영역에 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
- 제5항에 있어서, 상기 부하소자는 고부하저항과 P채널 박막 트랜지스터중 어느 하나로 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014330A KR960043166A (ko) | 1995-05-31 | 1995-05-31 | BiCMOS 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014330A KR960043166A (ko) | 1995-05-31 | 1995-05-31 | BiCMOS 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960043166A true KR960043166A (ko) | 1996-12-23 |
Family
ID=66525929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950014330A KR960043166A (ko) | 1995-05-31 | 1995-05-31 | BiCMOS 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960043166A (ko) |
-
1995
- 1995-05-31 KR KR1019950014330A patent/KR960043166A/ko not_active Application Discontinuation
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