KR960042082A - 매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩 - Google Patents

매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩 Download PDF

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Abstract

칩상의 메모리 어레이의 출력에서 매립 논리 회로의 내장 자체 검사가 제시된다. 검사는 검사 패턴의 적어도 일부분을 메모리 어레이에 기록하고 그 다음 메모리 어레이로부터 그 부분을 매립 논리 회로에 판독해 냄으로써 논리 회로에 제공되는 검사 패턴을 칩상에서 발생함으로써 달성된다. 세가지 특정 실시예가 제시되며, 이들 실시예 각각은 발생된 검사 패턴의 일부분을 포함하는 결정론적 루핑 검사 패턴을 채용한다. 루핑 검사 패턴은 메모리 어레이를 통하여 매립 논리 회로에기록되거나 또는, 메모리 어레이 주변에서 논리 회로에 직접 기록될 수도 있다.

Description

매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 칩상의 메모리 어레이(on-chip memory array)/비교기 논리 검사 회로의 한 실시예에 대한 블럭 선도, 제4도는 본 발명에 따른 칩상의 메모리 어레이/비교기 논리 검사 회로의 또다른 실시예에 대한 블럭 선도, 제6도는 본 발명에 따른 칩상이 메모리 어레이/비교기 논리 검사 회로의 또다른 실시예에 대한 블럭 선도.

Claims (22)

  1. 메모리 어레이에 결합된 매립 논리 회로(embedded logic circuitry)를 검사하기 위한 시스템에 있어서, 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하기 위한 내장 자체 검사(Built-In Self-Test)(BIST); 및 상기 논리회로를 검사하기 위하여, 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하고, 그 다음 상기 메모리 어레이로부터의 상기 검사 패턴의 상기부분을 상기 논리 회로에 인가하기 위한 수단을 포함하는 , 상기 검사 패턴을 상기 논리 회로에 제공하기 위한 수단을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  2. 제1항에 있어서, 상기 검사 패턴을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 BIST에 의해 지시된바와 같이 상기 검사 패턴의 상기 부분을 상기 메모리 어레이에 기록하기 위하여 상기 메모리 어레이와 상기 BIST에 접속된 멀티플렉서 회로를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  3. 제2항에 있어서, 상기 논리 회로는 포트 A 입력 및 포트 B 입력을 구비한 2 입력 논리 회로를 포함하되,상기 포트 A 입력은 메모리 어레이의 출력 부분에 전기적으로 결합되고, 상기 포트 B 입력은 상기 BIST에 전기적으로 결합되며; 상기 메모리 어레이에 기록된 상기 검사 패턴의 상기 부분은 상기 검사 패턴의 제1부분를 포함하며; 상기 검사패턴을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 메모리 어레이를 채용하지 않고서 상기 검사 패턴의 제2부분을상기 논리 회로의 상기 포트 B 입력에 인가하기 위한 수단을 더 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  4. 제3항에 있어서, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트 시프팅 또는, 1 비트의 필드에서의 0 비트 시프팅으로 이루어진 루핑 검사 패턴(looping test pattern)을 포함하며, 상기 검사 패턴의 상기 제1부분을 상기 메모리 어레이에 제공하기 위한 상기 수단은 상기 메모리 어레이와 상기 BIST 사이에 전기적으로 결합된 입력시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 상기 0 비트의 필드에서 상기 1 비트의 시프팅 또는, 상기 1비트의 필드에서 상기 0 비트의 시프팅으로, 입력 시프트 레지스터의 내용이 자동적으로 루프하도록, 입력 시프트 레지스터에서의 단부 래치로부터 입력 시프트 레지스터에서의 제1 래치로의 피드백 선로와 다중 래치를 구비하는 것을 특징으로하는 매립 논리 회로 검사 시스템.
  5. 제3항에 있어서, 상기 검사 패턴의 상기 제2 부분은 0 비트의 필드에서 1 비트 시프팅과, 1 비트의 필드에서 0 비트 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 0 비트의 필드에서의 상기 1 비트의 시프팅 또는, 상기 1 비트의 필드에서의 상기 0 비트의 시프팅이 결국, 비교 시프트 레지스터에서의 단부 래치로부터의 데이타로하여금 상기 비교 시프트 레지스터에서의 상기 제1래치로 자동 피드백 되게 함으로써, 상기 루핑 검사 패턴을 규정하게 되도록, 비교 시프트 레지스터에서의 단부 래치로부터 비교 시프트 레지스터에서의 제 1 래치로의 피드백 선로와 다중 래치를 구비하는 비교 시프트 레지스터를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  6. 제3항에 있어서, 상기 검사 패턴의 상기 제1부분과 상기 검사 패턴의 상기 제2부분은 함께 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제1부분을 상기 메모리 어레이에 제공하기 위한 수단은 입력 시프트 레지스터를 포함하고, 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 비교 시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 다중 래치를 구비하고 상기 비교 시프트 레지스터는 다중 래치를 구비하며, 상기 입력시프트 레지스터에서의 한 단부 래치는 상기 비교 시프트 레지스터에서의 제1래치에 데이타를 출력하도록 전기적으로 결합되고 상기 비교 시프트 레지스터에서의 한 단부 래치는 상기 입력 시프트 레지스터에서의 제1래치에 데이타를 출력하도록 다시 전기적으로 결합되며; 상기 입력 시프트 레지스터와 상기 비교 시프트 레지스터에서 0 비트 필드에서의 하나의 1비트 또는, 1 비트 필드에서의 하나의 0 비트의 도입 및 시프팅은 상기 루핑 검사 패턴을 규정하고, 상기 루핑 검사 패턴은 상기 논리 회로의 상기 포트 A입력과 상기 포트 B 입력에 서로 다른 검사 패턴을 제공하는 것을 특징으로 하는 매립논리 회로 검사 시스템.
  7. 제3항에 있어서, 상기 논리 회로는 비교 논리 회로를 포함하고, 상기 검사 패턴은 결정론적 검사 패턴을포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  8. 제3항에 있어서, 상기 논리 회로에 상기 검사 패턴을 인가하는 것에 근거하여 통과/실패 신호를 제공하기위한 회로 수단을 더 포함하되, 상기 통과/실패 신호가 단일 비트 통과/실패 신호인 것을 특징으로 하는 매립 논리 회로검사 시스템.
  9. 제8항에 있어서, 상기 통과/실패 신호를 제공하기 위한 상기 회로 수단은 상기 논리 회로의 출력과 상기BIST로부터의 기대 데이타 신호를 수신하도록 결합된 압축/비교 회로를 포함하며, 상기 압축/비교 회로는 상기 단일 비트통과/실패 신호를 발생하도록 상기 논리 회로의 상기 출력과 상기 BIST로부터의 상기 기대 데이타를 비교하기 위한 수단을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  10. 집적 회로 칩에 있어서, 집적 회로 칩은, 입력 포트 및 출력 포트를 구비하며 데이타를 기억하기 위한 메모리 어레이; 상기 메모리 어레이로부터 판독된 기억된 데이타가 상기 출력 포트를 통하여 상기 논리 회로로 전달되도록,상기 메모리 어레이의 출력 포트에 전기적으로 결합된 논리 회로; 및 상기 논리 회로를 검사하기 위한 칩상의 내장 자체검사(BIST) 수단을 포함하며, 상기 칩상의 내장 자체 검사 수단은, 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하기 위한 수단; 및 상기 논리 회로를 검사하기 위하여 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하고 그 다음 상기 메모리 어레이로부터 상기 검사 패턴의 상기 부분을 상기 출력 포트를 통하여 상기 논리 회로에 판독해내기 위한 수단을 포함하는, 상기 논리 회로에 상기 검사 패턴을 제공하기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 칩.
  11. 제10항에 있어서, 상기 논리 회로는 포트 A 입력 및 포트 B 입력을 포함하되, 상기 포트 A 입력은 상기메모리 어레이의 상기 출력 포트에 전기적으로 결합되며; 상기 메모리 어레이에 기록되고 상기 메모리 어레이로부터 판독된 상기 검사 패턴의 상기 부분은 상기 검사 패턴의 제1부분을 포함하고, 상기 칩상의 BIST 수단은 상기 검사 패턴의 상기 제2부분을 상기 메모리 어레이를 통하여 통과시키지 않고서 상기 검사 패턴의 제2부분을 상기 논리 회로의 상기 포트B 입력에 제공하기 위한 수단을 더 포함하는 것을 특징으로 하는 집적 회로 칩.
  12. 제11항에 있어서, 상기 포트 A 입력 및 상기 포트 B 입력은 각각 N-1 비트 폭이고, N ≥ 2 인 정수이며;상기 검사 패턴의 상기 제2부분은 N-2 0 비트의 필드에서 1 비트의 시프팅 또는, N-2 1 비트의 필드에서 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제1부분은 N-1 1 비트 또는 N-1 0 비트를 포함하는 것을 특징으로 하는 집적 회로 칩.
  13. 제11항에 있어서, 상기 포트 A 입력 및 상기 포트 B 입력은 각각 N-1 비트 폭이고, N ≥ 2인 정수이며;상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로이루어진 루핑 검사 패턴을 포함하며, 상기 검사 패턴의 상기 제2부분은 모두 0 비트이거나 또는, 모두 1 비트를 포함하는 것을 특징으로 하는 집적 회로 칩.
  14. 제11항에 있어서, 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 상기검사 패턴을 발생하기 위한 상기 수단과 상기 논리 회로 사이에 전기적으로 결합된 비교 시프트 레지스터를 포함하되, 상기 비교 시프트 레지스터는 상기 검사 패턴의 상기 제2부분을 상기 논리 회로의 상기 포트 B 입력에 전달하기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 칩.
  15. 제11항에 있어서, 상기 제1 검사 패턴의 상기 제1부분을 상기 메모리에 기록하기 위한 상기 수단은 상기검사 패턴을 발생하기 위한 상기 수단과 상기 메모리 어레이의 상기 입력 포트 사이에 전기적으로 결합된 입력 시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 상기 입력 시프트 레지스터에서의 단부 래치와 상기 입력 시프트 레지스터에서의 제1래치 사이에 피드백 수단을 포함하며, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하는 것을 특징으로 하는 집적 회로 칩.
  16. 제11항에 있어서, 상기 검사 패턴의 상기 제1부분은 N 비트를 포함하고, N ≥ 2인 정수이며; 상기 N비트중 한 비트는 주장될 때 상기 논리 회로의 작동을 디스에이블 시키는 무효 데이타 비트를 포함하는 것을 특징으로 하는집적 회로 칩.
  17. 제10항에 있어서, 상기 집적 회로 칩은 마이크로프로세서 칩을 포함하며, 상기 메모리 어레이는 디렉토리어레이를 포함하고, 상기 논리 회로는 비교기 논리 회로를 포함하는 것을 특징으로 하는 집적 회로 칩.
  18. 반도체 장치 칩상의 메모리 어레이에 결합된 매립 논리 회로의 검사 방법에 있어서, (a) 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하도록 내장 자체 검사(BIST)를 채용하는 단계; (b) 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하는 단계; 및 (c) 상기 논리 회로를 검사하기 위하여 상기 메모리 어레이에서의 상기 검사 패턴의 상기 부분을 상기 논리 회로에 인가하는 단계를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  19. 제18항에 있어서, 상기 기록 단계 (b)는 상기 검사 패턴의 제1부분을 상기 메모리 어레이에 기록하는 단계를 포함하며; 상기 방법은 상기 검사 패턴의 상기 제2부분을 상기 메모리 어레이에 기록하지 않고서 상기 검사 패턴의상기 제2부분을 상기 논리 회로에 제공하는 단계를 더 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  20. 제19항에 있어서, 상기 검사 패턴의 상기 제1부분은 모두 1비트 또는 모두 0 비트를 포함하며; 상기 검사패턴의 상기 제2부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진루핑 검사 패턴을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  21. 제19항에 있어서, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1비트의 시프팅 또는, 1 비트의필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제2부분은 모두 0 비트 또는 모두 1 비트를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  22. 제18항에 있어서, 상기 매립 논리 회로와 상기 메모리 어레이는 마이크로 칩상에 있어며; 상기 방법은 상기 마이크로프로세서 칩의 활성화시에 상기 단계 (a)-(c)를 자동 실행하는 단계를 더 포함하는 것을 특징으로 하는 매립논리 회로 검사 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761489A (en) * 1995-04-17 1998-06-02 Motorola Inc. Method and apparatus for scan testing with extended test vector storage in a multi-purpose memory system
US5777489A (en) * 1995-10-13 1998-07-07 Mentor Graphics Corporation Field programmable gate array with integrated debugging facilities
US5671235A (en) * 1995-12-04 1997-09-23 Silicon Graphics, Inc. Scan chain for shifting the state of a processor into memory at a specified point during system operation for testing purposes
JP3743094B2 (ja) * 1996-04-11 2006-02-08 ソニー株式会社 信号処理装置と集積回路およびその自己診断方法
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
FR2753274B1 (fr) * 1996-09-10 1998-11-27 Sgs Thomson Microelectronics Circuit comprenant des moyens de test structurel sans plot de test dedie au test
US5983009A (en) * 1996-10-03 1999-11-09 Credence Systems Corporation Automatic generation of user definable memory BIST circuitry
US5963566A (en) * 1996-12-18 1999-10-05 Lsi Logic Corporation Application specific integrated circuit chip and method of testing same
US5996097A (en) * 1997-04-28 1999-11-30 International Business Machines Corporation Testing logic associated with numerous memory cells in the word or bit dimension in parallel
JP3137034B2 (ja) * 1997-06-06 2001-02-19 日本電気株式会社 故障検証を容易にするアドレストラップ比較回路
US6108798A (en) * 1997-07-02 2000-08-22 International Business Machines Corporation Self programmed built in self test
US6230290B1 (en) 1997-07-02 2001-05-08 International Business Machines Corporation Method of self programmed built in self test
US5764655A (en) * 1997-07-02 1998-06-09 International Business Machines Corporation Built in self test with memory
US5982681A (en) * 1997-10-10 1999-11-09 Lsi Logic Corporation Reconfigurable built-in self test circuit
US6223314B1 (en) * 1997-12-31 2001-04-24 Karim Arabi Method of dynamic on-chip digital integrated circuit testing
US6134684A (en) * 1998-02-25 2000-10-17 International Business Machines Corporation Method and system for error detection in test units utilizing pseudo-random data
US6067649A (en) * 1998-06-10 2000-05-23 Compaq Computer Corporation Method and apparatus for a low power self test of a memory subsystem
US6286115B1 (en) 1998-06-29 2001-09-04 Micron Technology, Inc. On-chip testing circuit and method for integrated circuits
US6185712B1 (en) 1998-07-02 2001-02-06 International Business Machines Corporation Chip performance optimization with self programmed built in self test
DE19831572A1 (de) * 1998-07-14 2000-01-20 Siemens Ag Anordnung und Verfahren zum Speichern der mit einer BIST-Schaltung erhaltenen Testergebnisse
US6175936B1 (en) * 1998-07-17 2001-01-16 Lucent Technologies Inc. Apparatus for detecting faults in multiple computer memories
US6115303A (en) * 1998-10-09 2000-09-05 Micron Technology, Inc. Method and apparatus for testing memory devices
JP3322303B2 (ja) * 1998-10-28 2002-09-09 日本電気株式会社 半導体記憶装置
US6314540B1 (en) 1999-04-12 2001-11-06 International Business Machines Corporation Partitioned pseudo-random logic test for improved manufacturability of semiconductor chips
US6111801A (en) * 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US6327685B1 (en) * 1999-05-12 2001-12-04 International Business Machines Corporation Logic built-in self test
US6357027B1 (en) * 1999-05-17 2002-03-12 Infineon Technologies Ag On chip data comparator with variable data and compare result compression
US6651203B1 (en) * 1999-05-17 2003-11-18 Infineon Technologies Ag On chip programmable data pattern generator for semiconductor memories
IT1313865B1 (it) * 1999-11-11 2002-09-24 St Microelectronics Srl Apparato per la verifica della ritenzione di dati in memorie nonvolatili.
JP3845016B2 (ja) * 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6874109B1 (en) * 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US6684358B1 (en) 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6550034B1 (en) 2000-02-17 2003-04-15 Hewlett Packard Development Company, L.P. Built-in self test for content addressable memory
US6651201B1 (en) 2000-07-26 2003-11-18 International Business Machines Corporation Programmable memory built-in self-test combining microcode and finite state machine self-test
JP3537087B2 (ja) * 2000-09-29 2004-06-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の検査方法
US6697980B1 (en) * 2000-10-10 2004-02-24 Intel Corporation Die fault testing utilizing an exclusive-or network of gates
US6857088B1 (en) * 2000-12-06 2005-02-15 Cypress Semiconductor Corporation Method and system for testing the logic of a complex digital circuit containing embedded memory arrays
US6751762B2 (en) 2001-03-27 2004-06-15 Infineon Technologies Ag Systems and methods for testing a memory
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
US6839874B1 (en) * 2002-02-28 2005-01-04 Xilinx, Inc. Method and apparatus for testing an embedded device
US6877046B2 (en) * 2002-03-29 2005-04-05 International Business Machines Corporation Method and apparatus for memory with embedded processor
US7907988B2 (en) * 2002-04-01 2011-03-15 Ilan Elias Method and device for generating a passive movement in a diagnostic device
US6971045B1 (en) * 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
US6968427B1 (en) * 2002-12-02 2005-11-22 Advanced Micro Devices, Inc. Built-in self test circuit for testing cache tag array and compare logic
US7127640B2 (en) * 2003-06-30 2006-10-24 Sun Microsystems, Inc. On-chip testing of embedded memories using Address Space Identifier bus in SPARC architectures
US7305597B1 (en) * 2003-08-22 2007-12-04 Lsi Corporation System and method for efficiently testing a large random access memory space
CN100368818C (zh) * 2003-12-10 2008-02-13 上海华虹Nec电子有限公司 一种芯片内建电可擦除存储器的测试模块及其测试方法
US7308561B2 (en) * 2003-12-12 2007-12-11 Alcatel Lucent Fast, scalable pattern-matching engine
US7568134B1 (en) * 2004-02-02 2009-07-28 Advanced Micro Devices, Inc. Method of exhaustively testing an embedded ROM using generated ATPG test patterns
US7360134B1 (en) * 2004-09-21 2008-04-15 Sun Microsystems, Inc. Centralized BIST engine for testing on-chip memory structures
JP4864306B2 (ja) * 2004-09-27 2012-02-01 富士通セミコンダクター株式会社 半導体装置およびその試験方法
US8621304B2 (en) * 2004-10-07 2013-12-31 Hewlett-Packard Development Company, L.P. Built-in self-test system and method for an integrated circuit
US7305602B2 (en) * 2005-02-11 2007-12-04 International Business Machines Corporation Merged MISR and output register without performance impact for circuits under test
US20070070740A1 (en) * 2005-09-28 2007-03-29 Hynix Semiconductor Inc. Semiconductor memory device having data-compress test mode
KR100810140B1 (ko) * 2005-11-16 2008-03-06 엠텍비젼 주식회사 선택적 테스트 벡터 압축 방법 및 장치
US7447956B2 (en) * 2006-03-03 2008-11-04 Qualcomm Incorporated Method and apparatus for testing data steering logic for data storage having independently addressable subunits
US7707467B2 (en) * 2007-02-23 2010-04-27 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit
US20120236660A1 (en) * 2011-03-16 2012-09-20 Nanya Technology Corp. Test system and test method for memory
US9336342B2 (en) * 2011-09-23 2016-05-10 Synopsys, Inc. Memory hard macro partition optimization for testing embedded memories
US20140115422A1 (en) 2012-10-24 2014-04-24 Laurence H. Cooke Non-volatile memory error correction
CN104078082B (zh) * 2013-03-29 2017-11-14 芯成半导体（上海）有限公司 用于测试存储器件的电路和方法
TWI620190B (zh) * 2016-12-27 2018-04-01 財團法人工業技術研究院 記憶體控制電路與記憶體測試方法
TWI707351B (zh) 2019-07-25 2020-10-11 瑞昱半導體股份有限公司 記憶元件測試電路及記憶元件測試方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404519A (en) * 1980-12-10 1983-09-13 International Business Machine Company Testing embedded arrays in large scale integrated circuits
US4817093A (en) * 1987-06-18 1989-03-28 International Business Machines Corporation Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure
US5101409A (en) * 1989-10-06 1992-03-31 International Business Machines Corporation Checkboard memory self-test
US5042034A (en) * 1989-10-27 1991-08-20 International Business Machines Corporation By-pass boundary scan design
US5138619A (en) * 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
US5107501A (en) * 1990-04-02 1992-04-21 At&T Bell Laboratories Built-in self-test technique for content-addressable memories
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
US5172377A (en) * 1990-09-07 1992-12-15 Genrad, Inc. Method for testing mixed scan and non-scan circuitry
JP3057760B2 (ja) * 1990-11-30 2000-07-04 日本電気株式会社 半導体装置
US5260947A (en) * 1990-12-04 1993-11-09 Hewlett-Packard Company Boundary-scan test method and apparatus for diagnosing faults in a device under test
US5442640A (en) * 1993-01-19 1995-08-15 International Business Machines Corporation Test and diagnosis of associated output logic for products having embedded arrays

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Publication number Publication date
KR0174340B1 (ko) 1999-04-01
JP3354384B2 (ja) 2002-12-09
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US5553082A (en) 1996-09-03

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