KR960030331A - 다층배선의 형성방법 - Google Patents

다층배선의 형성방법 Download PDF

Info

Publication number
KR960030331A
KR960030331A KR1019960000473A KR19960000473A KR960030331A KR 960030331 A KR960030331 A KR 960030331A KR 1019960000473 A KR1019960000473 A KR 1019960000473A KR 19960000473 A KR19960000473 A KR 19960000473A KR 960030331 A KR960030331 A KR 960030331A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
interlayer insulating
wiring
wirings
Prior art date
Application number
KR1019960000473A
Other languages
English (en)
Other versions
KR100395293B1 (ko
Inventor
마사노리 쓰카모토
데쓰오 고죠
Original Assignee
이데이 노부유키
소니 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유키, 소니 가부시기가이샤 filed Critical 이데이 노부유키
Publication of KR960030331A publication Critical patent/KR960030331A/ko
Application granted granted Critical
Publication of KR100395293B1 publication Critical patent/KR100395293B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체메모리나 게이트어레이에 사용되는 다층배선의 형성방법을 개선하여, 종래의 셀프얼라인콘택트법으로는 해결할 수 없었던 기체(基體)의 평탄화와 상층배선 간격의 축소를 실현한다.
최소 가공치수 0.35의 SRAM에 있어서 2개의 워드선(5)(선폭 0.55)의 사이에서 상층배선 (비트선인출전극)(15)의 기판콘택트를 취하는 경우에, 워드선(5)상에 오프셋 산화막(6), 측벽면상에 사이드월(7)을 배설하여 절연을 확보하고, 기체 전체면을 얇은 SixNy계의 에칭정지층(9)으로 피복한 후에 두꺼운 SiOx계의 층간절연막(10)으로 평탄화하고, 여기에 배선간 스페이스(0.7) 보다 개구치수가 작은 콘택트홀(10a) (직경 0.4)을 개구한다.
콘택트홀(10a)의 개구치수가 작으므로, 상층배선(15)의 피복면적을 삭감할 수 있고, 고집적화에 대응가능하게 된다.

Description

다층배선의 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 2개의 워드선의 사이에 비트선인출전극의 기판콘택트를 취하는 SRAM의 다층배선의 형성 프로세스에 적용한 예에 있어서, Si기판상에 게이트산화막을 개재하여 워드선과 오프셋산화막을 동일 패턴으로 형성한 상태를 나타낸 모식적 단면도.

Claims (6)

  1. 인접하는 2개의 중층(中層)배선의 배선간 스페이스내에서 층간절연막을 개구하여 접속공을 형성하고, 이 접속공을 통하여 하층배선과 상층배선과의 사이의 도통을 취하는 다층배선의 형성방법에 있어서, 상기 중층배선상에 이것과 공통 패턴으로 오프셋절연막을 형성하는 공정과, 상기 중층배선과 상기 오프셋절연막으로 이루어지는 패턴의 측벽면에 사이드월절연막을 형성하는 공정과, 기체(基體)의 전체면을 피복하여 상기 층간절연막보다 에칭속도가 느린 에칭정지층을 실질적으로 콘퍼멀하게 성막하는 공정과, 상기 에칭정지층상에 상기 층간절연막을 대략 평탄하게 성막하는 공정과, 상기 배선간 스페이스보다 개구치수가 작은 영역내에서 상기 층간 절연막을 이방성(異方性) 에칭하는 공정과, 상기 영역의 저면에 노출된 에칭정지층을 선택적으로 제거함으로써 접속공을 완성시키는 공정과, 상기 접속공을 도전재료로 매입하는 공정을 가지는 다층배선의 형성방법.
  2. 제1항에 있어서, 상기 층간절연막을 SiOx계 재료를 사용하여 구성하고, 상기 에칭정지층을 SixNy계 재료, SixOyNx계 재료, AlxOy계 재료에서 선정되는 최소한 1종류의 절연재료를 사용하여 형성하는 다층배선의 형성방법.
  3. 인접하는 2개의 중층배선의 배선간 스페이스내에서 층간절연막을 개구하여 접속공을 형성하고, 이 접속공을 통하여 하층배선과 상층배선과의 사이의 도통을 취하는 다층배선의 형성방법에 있어서, 상기 중층배선상에 이것과 공통 패턴으로 오프세절연막을 형성하는 공정과, 상기 중층배선과 상기 오프셋절연막으로 이루어지는 패턴의 측벽면에 상기 층간 절연막보다 에칭속도가 느린 사이드월절연막을 형성하는 공정과, 기체의 전체면을 피복하여 상기 층간절연막을 대략 평탄하게 성막하는 공정과, 상기 배선간 스페이스보다 개구치수가 작은 영역내에서 상기 층간 절연막을 이방성 에칭하여, 접속공을 형성하는 공정과. 상기 접속공을 도전재료로 매입하는 공정을 가지는 다층배선의 형성방법.
  4. 제3항에 있어서, 상기 층간절연막을 SiOx계 재료를 사용하여 형성하고, 상기 사이드절연막을 SixNy계 재료, SixOyN2계 재료, AlxOy계 재료에서 선정되는 최소한 1종류의 절연재료를 사용하여 형성하는 다층배선의 형성방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 접속공의 개구치수를 적용되는 최소 가공치수의 1~1.2배로 하는 다층배선의 형성방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 중층배선 및 하층배선은 MOS트랜지스터의 각각 게이트 전극 및 소스/드레인영역인 다층배선의 형성방법.
    ※ 최초출원 내용에 의하여 공개하는 것임.
KR1019960000473A 1995-01-20 1996-01-12 다층배선의형성방법 KR100395293B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7007072A JPH08203998A (ja) 1995-01-20 1995-01-20 多層配線の形成方法
JP95-7072 1995-01-20

Publications (2)

Publication Number Publication Date
KR960030331A true KR960030331A (ko) 1996-08-17
KR100395293B1 KR100395293B1 (ko) 2003-11-17

Family

ID=11655884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960000473A KR100395293B1 (ko) 1995-01-20 1996-01-12 다층배선의형성방법

Country Status (4)

Country Link
US (1) US5700349A (ko)
JP (1) JPH08203998A (ko)
KR (1) KR100395293B1 (ko)
TW (1) TW402799B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0950986A (ja) * 1995-05-29 1997-02-18 Sony Corp 接続孔の形成方法
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
KR100244793B1 (ko) * 1996-05-01 2000-03-02 김영환 반도체 소자의 콘택홀 형성방법
US5869403A (en) * 1997-03-14 1999-02-09 Micron Technology, Inc. Semiconductor processing methods of forming a contact opening to a semiconductor substrate
JP3375117B2 (ja) 1997-06-11 2003-02-10 シャープ株式会社 半導体装置及びその製造方法、及び液晶表示装置
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
US6048763A (en) 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US5883004A (en) * 1997-08-25 1999-03-16 United Microelectronics Corp. Method of planarization using interlayer dielectric
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US6258616B1 (en) * 1998-05-22 2001-07-10 Lucent Technologies Inc. Method of making a semiconductor device having a non-alloyed ohmic contact to a buried doped layer
US6204107B1 (en) * 1998-12-08 2001-03-20 United Microelectronics Corp. Method for forming multi-layered liner on sidewall of node contact opening
US6517669B2 (en) * 1999-02-26 2003-02-11 Micron Technology, Inc. Apparatus and method of detecting endpoint of a dielectric etch
SG94723A1 (en) * 1999-04-26 2003-03-18 Ibm New contact shape for giga scale borderless contacts and method for making the same
CN1220257C (zh) * 1999-07-08 2005-09-21 株式会社日立制作所 半导体器件及其制造方法
US6551923B1 (en) * 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
DE10000746A1 (de) * 2000-01-11 2001-07-12 Epcos Ag Bauelement mit Ableitung für Pyrospannungen und Herstellverfahren
KR100401489B1 (ko) * 2000-06-26 2003-10-11 주식회사 하이닉스반도체 에스램 제조방법
US6734071B1 (en) 2000-08-30 2004-05-11 Micron Technology, Inc. Methods of forming insulative material against conductive structures
US7662648B2 (en) * 2005-08-31 2010-02-16 Micron Technology, Inc. Integrated circuit inspection system
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
CN112825308A (zh) * 2019-11-21 2021-05-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529254A (ja) * 1991-07-24 1993-02-05 Sony Corp 配線形成方法
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component

Also Published As

Publication number Publication date
US5700349A (en) 1997-12-23
TW402799B (en) 2000-08-21
JPH08203998A (ja) 1996-08-09
KR100395293B1 (ko) 2003-11-17

Similar Documents

Publication Publication Date Title
KR960030331A (ko) 다층배선의 형성방법
US5279989A (en) Method for forming miniature contacts of highly integrated semiconductor devices
KR0151866B1 (ko) 반도체 장치 및 그 제조방법
KR950015659A (ko) 고집적 반도체장치 및 그 제조방법
KR970060451A (ko) 반도체집적회로장치 및 그 제조방법
KR960032616A (ko) 반도체 장치를 위한 자기 정합 컨택트홀의 제조 방법
KR970008611A (ko) 반도체 기억 장치 및 그 제조 방법
KR960019784A (ko) 반도체장치 및 그의 제조방법
KR950010095A (ko) 반도체기억장치 및 그 제조방법(Semiconductor Memory Device and Manufacturing Method Thereof)
KR960006036A (ko) 반도체장치 및 그의 제조방법
KR950010053A (ko) 메모리 셀의 비트 라인 비아 홀 제조방법
KR940001273A (ko) 반도체 접속장치 및 그 제조방법
KR970054486A (ko) 반도체 소자와 그 제조 방법
KR910020903A (ko) 적층형캐패시터셀의 구조 및 제조방법
KR100310255B1 (ko) Ｍｍｌ반도체소자의 디램셀 및 플래시셀 형성방법
KR980005626A (ko) 반도체 소자의 콘택 형성방법
KR100295661B1 (ko) 디램의 커패시터 제조방법
KR100267772B1 (ko) 반도체 메모리 소자의 저항 패턴 형성 방법
KR100362195B1 (ko) 에스램 제조방법
KR970054402A (ko) 반도체소자의 제조방법
KR100855284B1 (ko) 에스램의 국부 배선 형성방법
KR100557931B1 (ko) 에스램 디바이스의 제조방법
KR19990015448A (ko) 반도체 장치의 제조방법
KR940008101A (ko) 반도체기억장치 및 그 제조방법
JPH1187263A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130726

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140725

Year of fee payment: 12

EXPY Expiration of term