CN110096307B

CN110096307B - 通信处理器

Info

Publication number: CN110096307B
Application number: CN201810083379.5A
Authority: CN
Inventors: 王东琳; 刘子君; 郭晨; 李桓; 郭阳
Original assignee: Beijing Si Lang Science And Technology Co ltd
Current assignee: Shanghai Silang Technology Co ltd
Priority date: 2018-01-29
Filing date: 2018-01-29
Publication date: 2022-02-01
Anticipated expiration: 2038-01-29
Also published as: CN110096307A

Abstract

本发明提供了一种通信处理器，包括：标量处理模块以及与其相连的微码处理模块；微码处理模块包括：全面支持数据交织的交织单元、总线接口单元、计算单元、寄存器文件堆单元、取指译码单元、循环控制单元以及微码程序控制单元；微码处理模块所包括的每个单元内部都设置有至少一个内部寄存器；微码处理模块还包括：交织总线以及旁路网络，微码处理模块每个单元的内部寄存器通过交织总线进行数据交互。本发明通过在各个单元内部设置独立的内部寄存器来减少各个单元访问关联数据时的时延，提升各个单元的数据访问速度，并且交织单元全面支持数据交织，使数据访问和使用过程的更加灵活。

Description

通信处理器

技术领域

本发明涉及处理器领域，具体涉及一种通信处理器。

背景技术

在现代通信处理器中，寄存器堆已经成为重要的组成部分，影响处理器的全面性能。传统的通信处理器中只设置一个通用寄存器堆，当处理器中多个单元对仅设置的一个通用寄存器堆进行访问时，通用寄存器堆的访问效率大大下降，会使各个单元中关联数据的读写、写写产生延迟，严重影响处理器的处理速度和处理性能。

目前，为了减少上述延迟，现有技术中针对处理器中寄存器的处理性能做过多种优化和扩展，但是对寄存器堆的扩展通常都会导致寄存器堆处理速度下降，同时还会增加寄存器堆的面积和功耗，无法有效提升寄存器堆的性能，从而也使处理器的处理速度和处理性能无法得到优化。

发明内容

本发明的目的是针对现有技术的瓶颈，提供了一种通信处理器，能够解决现有技术中的通信处理器在处理数据时处理速度慢、数据访问灵活性差的问题。

依据本发明的一个方面，提供了一种通信处理器，包括：标量处理模块以及与其相连的微码处理模块；微码处理模块包括：全面支持数据交织的交织单元、总线接口单元、计算单元、寄存器文件堆单元、取指译码单元、循环控制单元以及微码程序控制单元；其中，微码处理模块所包括的每个单元内部都设置有至少一个内部寄存器；微码处理模块还包括：交织总线以及旁路网络，微码处理模块所包括的每个单元的内部寄存器通过交织总线进行数据交互。

本发明提供的通信处理器通过在微码处理模块中的每个单元中设置内部寄存器来减少单元在访问关联数据时在读写以及写写存在延迟的问题，提升了处理器中各单元访问和处理数据的速度，并且通过设置全面支持数据的交织的交织单元，使数据的访问和使用更加灵活，并方便进行各级数据之间流水线操作，以及通过设置一种经过定制和优化的交织总线作为功能单元连接网络来加速通信处理器的计算性能。

附图说明

图1a为本发明一实施例提供的通信处理器的功能结构示意图；

图1b为本发明一具体实施例提供的通信处理器的结构示意图；

图2为本发明一实施例提供的通信处理器中旁路网络的与各单元的互联关系示意图；

图3为本发明一实施例提供的通信处理器中运算部件的内部结构示意图。

具体实施方式

为充分了解本发明之目的、特征及功效，借由下述具体的实施方式，对本发明做详细说明，但本发明并不仅仅限于此。

本发明提供了一种通信处理器，能够解决现有技术中的通信处理器在处理数据时处理速度慢、数据访问灵活性差的问题。

图1a为本发明一个实施例提供的一种通信处理器的功能结构示意图。如图1a所示，本发明中的通信处理器包括：标量处理模块11以及与其相连的微码处理模块12。微码处理模块12包括：全面支持数据交织的交织单元13、总线接口单元14、计算单元15、寄存器文件堆单元16、取指译码单元17、循环控制单元18以及微码程序控制单元19。其中，微码处理模块12所包括的每个单元内部都设置有至少一个内部寄存器(图中未示出)。具体地，每个单元的内部寄存器都可以用于独立处理与该单元对应的运算数据。并且每个单元的内部寄存器的数量可以根据该单元具体的处理数据量进行设置，本发明对此不作限定。

此外，微码处理模块12还包括：交织总线(图中未示出)以及旁路网络(图中未示出)，微码处理模块12所包括的每个单元的内部寄存器通过交织总线进行数据交互。

由此可见，本发明提供的通信处理器通过在微码处理模块中的每个单元中设置内部寄存器来减少单元在访问关联数据时在读写以及写写存在延迟的问题，提升了处理器中各单元访问和处理数据的速度，并且通过设置全面支持数据的交织的交织单元，使数据的访问和使用更加灵活，并方便进行各级数据之间流水线操作，以及通过设置一种经过定制和优化的交织总线作为功能单元连接网络来加速通信处理器的计算性能。

图1b为本发明一个具体实施例提供的一种通信处理器100的结构示意图，如图1b所示，通信处理器100包括：标量处理模块110以及与其相连的微码处理模块120；微码处理模块120包括：全面支持数据交织的交织单元121、总线接口单元122、计算单元123、寄存器文件堆单元124、取指译码单元125、循环控制单元126(即图中所示K)以及微码程序控制单元127；其中，微码处理模块120所包括的每个单元内部都设置有至少一个内部寄存器(图中未示出)。微码处理模块120还包括：交织总线(图中未示出)以及旁路网络128，其中，微码处理模块120所包括的每个单元的内部寄存器通过交织总线进行数据交互。其中，如图1b所示，交织单元121进一步包括：SHU0单元、SHU1单元以及SHU2单元，总线接口单元122包括：BIU0单元、BIU1单元以及BIU2单元，计算单元123包括：IMAC单元、IALU单元、IFMAC单元以及IFALU单元。另外，取指译码单元125中还进一步包括微码指令存储器(图中未示出)，用于存储微码指令。

具体地，在本发明提供的通信处理器中，微码处理单元中各个单元的互联情况如下：首先介绍寄存器文件堆单元124与各个单元的互联情况。寄存器文件堆单元124(即图1b中M)包括R0、R1、R2、R3、R4以及R5共6个读端口，以及W0、W1、W2、W3、W4共5个写端口。其中，寄存器文件堆单元124的读端口与各个单元的互联情况如下：

R0端口连接IALU单元、IMAC单元、SHU0单元、BIU0单元、以及寄存器文件堆单元124的缓存(位于寄存器文件堆单元内部，图中未示出)。R1端口连接IALU单元、IMAC单元、SHU1单元、BIU1单元、以及微码程序控制单元127。R2端口连接IALU单元、IMAC单元、SHU2单元、BIU2单元，R3端口连接IFALU单元、IFMAC单元、SHU0单元、BIU0单元、以及寄存器文件堆单元124的缓存；R4端口连接IFALU单元、IFMAC单元、SHU1单元、BIU1单元以及微码程序控制单元；R5端口连接IFALU单元、IFMAC单元、SHU2单元、以及BIU2单元。寄存器文件堆单元124分别通过R0、R1、R2、R3、R4以及R5来读取与各个端口连接的对应单元的运算数据。

寄存器文件堆单元124的写端口与各个单元的互联情况如下：W0端口连接IALU单元、IMAC单元、以及BIU0单元；W1端口连接IFALU单元、IFMAC单元、以及BIU1单元；W2端口连接SHU0单元、以及BIU0单元；W3端口连接SHU1单元、以及BIU1单元；W4端口连接SHU2单元、BIU2单元、以及微码程序控制单元127。寄存器文件堆单元124分别通过W0、W1、W2、W3、W4来将对应数据写入与各个端口连接的对应单元。

计算单元123中各个单元与其它单元的互联情况如下：其中，IALU单元和IMAC单元共用通路I0、I1、I2、I6以及X1接收数据。IALU单元和IMAC单元通过通路I0与SHU0单元、SHU1单元、SHU2单元、以及BIU0单元连接；IALU单元和IMAC单元通过通路I1与SHU0单元、SHU1单元、SHU2单元、BIU1单元、以及端口R1连接；IALU单元和IMAC单元通过通路I2与SHU0单元、SHU1单元、SHU2单元、BIU2单元以及端口R2连接；IALU单元和IMAC单元通过通路I6与端口R0、X0以及BIU0单元连接；其中，IMAC单元的XORReg只能通过通路I1以及I6接收数据。

IFALU单元和IFMAC单元共用通路I3、I4、I5、I7以及X0接收数据，IFALU单元和IFMAC单元通过通路I3与SHU0单元、SHU1单元、SHU2单元、以及BIU1单元连接；IFALU单元和IFMAC单元通过通路I4与SHU0单元、SHU1单元、SHU2单元、BIU0单元、以及端口R4连接；IFALU单元和IFMAC单元通过通路I5与SHU0单元、SHU1单元、SHU2单元、BIU2单元以及端口R5连接；IFALU单元和IFMAC单元通过通路I7与BIU1、X1、以及端口R3连接；IMAC的XORReg只能通过通路I4以及I7接收数据。

交织单元121中各个单元与其它单元的互联情况如下：SHU0单元接收端口R0、端口R3、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU0单元的输出数据；SHU1单元接收端口R1、R4、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU1单元的输出数据；SHU2单元接收端口R2、端口R5、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU2单元的输出数据。SHU0单元、SHU1单元及SHU2单元在执行数据交织操作时，默认其处于工作状态的单元只有一个。

总线接口单元122中各个单元与其它单元的互联情况如下：BIU0单元接收端口R0、端口R3、通路X0、通路X1、BIU0单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据；BIU1单元接收端口R1、端口R4、通路X0、通路X1、BIU1单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据；BIU2单元接收端口R2、端口R5、通路X0、通路X1、BIU2单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据。其中，默认BIU0和BIU1执行读操作，BIU2执行写操作。其中，R0和R3、R1和R4、R2和R5同时只能有一个端口能进行读操作。

各个单元之间通过旁路网络传输运算结果，旁路网络与通信处理器100的单元之间的互联图如图2所示。

具体实施中，旁路网络的连通性定义如表1所示，MFetch通过W2将数据写入MReg，MReg通过R0将数据写入MFetch。

下面介绍微码处理单元120中各个单元功能。具体地，计算单元123包括：IMAC单元、IALU单元、IFMAC单元以及IFALU单元。IMAC单元为定点乘累加单元，用于接收定点向量乘累加指令、定点向量乘法指令等微码指令并执行对应操作。具体实施中，IMAC单元支持定点向量乘法操作、定点向量乘累加操作、定点向量累加操作、复数乘加操作以及复数乘减操作。IALU单元为定点运算单元，用于接收定点向量加法指令等为微码指令并执行对应操作。IALU单元支持定点向量加法操作以及定点向量减法操作。IFMAC单元为定点/浮点运算单元，用于接收定点向量加法指令、单精度浮点比较指令以及定点与浮点的类型转换指令等微码指令并执行对应操作。IFMAC单元支持单精度浮点向量乘法操作、单精度浮点向量加法操作、单精度浮点向量减法操作、定点向量乘法操作、定点向量乘累加操作、定点向量累加操作以及复数乘加操作和复数乘减操作。IFALU单元为定点/浮点运算单元，用于接收计算定点向量加法、单精度浮点比较、定点与浮点的类型转换等微码指令并执行对应操作。IFALU单元支持单精度浮点向量比较操作、定点向量乘法操作、定点向量乘累加操作、定点向量累加操作、复数乘加操作以及复数乘减操作。

表1

交织单元121包括：SHU0单元、SHU1单元以及SHU2单元。其中，SHU0单元、SHU1单元以及SHU2单元中数据位宽为512bit，用于接收数据广播、数据抽取以及数据内部交织的微码指令并执行对应的数据交织操作。具体实施中，SHU0单元、SHU1单元以及SHU2单元中的各个单元支持128byte内的全面数据交织操作以及数据的bit及byte之间的转换操作。其中，交织单元121中的SHU0单元、SHU1单元以及SHU2单元全面支持数据交织(即将byte放在任何一个位置都可以实现数据的交织)，使数据访问和使用过程的更加灵活。

其中，图3示出了SHU0单元、SHU1单元以及SHU2单元的结构示意图。如图3所示。其中，SHU0单元、SHU1单元以及SHU2单元中的每个单元包含4个存贮容量为512bit的内部寄存器，用于存放临时结果。SHU0单元、SHU1单元以及SHU2单元中运算的交织逻辑通过旁路网络将数据写入其对应的内部寄存器中。

并且，除上述4个存贮容量为512bit的内部寄存器(即图3中所示的T0～T3)之外，交织部件121还可以包含如下12个虚拟寄存器((即图3中所示的T4～T16)，其中，各个虚拟寄存器为只读寄存器，每个已定义的虚拟寄存器的值为固定值，各个虚拟寄存器对应值及功能如表2所示：

表2

T寄存器名称	值(Byte为单位)	功能
			T4	全0	字节类数据广播
T5	[0 1]重复	半字类数据广播
			T6	[0 1 2 3]重复	字类数据广播
T7	[0 1 2 3 4 5 6 7]重复	双字类数据广播
			T8	[0…63]序列	数据复制
其他	未定义	未定义

总线接口单元122包括：BIU0单元、BIU1单元以及BIU2单元。总线接口单元122中的每个单元用于接收数据及地址的加载、存储等微码指令并执行对应操作。例如，执行数据以及地址的加载及计算、微码数据存储等操作。寄存器文件堆单元124为通用向量寄存器堆，位宽512bit，包含128个寄存器以及R0、R1、R2、R3、R4以及R5共6个读端口，以及W0、W1、W2、W3、W4共5个写端口。

取指译码单元125用于供各个单元读取微码指令，取指译码单元125还进一步设置有微码指令存储器，用于存放微码指令。

微码程序控制单元127与标量处理单元110相连，用于接收微码流水线与标量流水线的同步指令以及微码的循环跳转等指令并执行对应操作。例如执行数据或地址的循环、跳转等操作，以进行微码程序流控制。

其中，在本发明提供的通信处理器中，每个单元内部都设置有用于独立处理与该单元对应的运算数据的至少一个内部寄存器，各个单元在处理数据时，被处理数据直接从M寄存堆上或者总线接口单元中读取值到该单元的内部寄存器中，单元针对其内部寄存器中的数据进行运算，从而避免了不同单元都需要去通用寄存堆读取和处理数据造成的关联数据的读写，写写相关操作的延迟，同时也减少各个单元访问寄存堆的次数。其中，各个单元的内部寄存器通过交织总线进行互联，具体实施中，各个单元的内部寄存器通过交织总线进行互联的具体互联方式可以由本领域技术人员根据实际情况进行设置，本发明对此不作限定。

其中，每个单元内部寄存器的数量以及在单元内部的设置位置根据该单元的处理数据量进行设置。具体实施中，根据每个单元针对数据的算法的需求对每个单元的处理数据量进行评估，例如在乘法器中，由于乘法器具有实时取数实时处理数据的能力(乘法器每次更新数据时更新一个至两个乘数，而且通常不会执行相关的循环操作)，则对应在乘法器中设置较少数量的内部寄存器，例如可以设置一至两个；而在集成控制器中，例如在循环控制单元或者微码程序控制单元，通常会对数据进行反复的读取和处理操作，因此为防止数据频繁访问寄存器堆引起数据堆栈，则对应设置更多的内部寄存器，以减少堆栈次数。

本发明提供的通信处理器能够应用于各种通信算法，通过设置内部寄存器来减少处理数据时的功耗和开销，同时增加了处理器的适用性。

由此可见，本发明提供的通信处理器通过在微码处理模块中的每个单元中设置内部寄存器来减少单元在访问数据时的关联性，减小了关联数据在访问寄存器时读写以及写写的延迟，方便进行各级数据之间流水线操作。并且通过设置全面支持数据交织的交织单元使数据的使用更加灵活。

本发明中所提到的各种模块、电路均为由硬件实现的电路，虽然其中某些模块、电路集成了软件，但本发明所要保护的是集成软件对应的功能的硬件电路，而不仅仅是软件本身。

本领域技术人员应该理解，附图或实施例中所示的装置结构仅仅是示意性的，表示逻辑结构。其中作为分离部件显示的模块可能是或者可能不是物理上分开的，作为模块显示的部件可能是或者可能不是物理模块。

最后，需要注意的是：以上列举的仅是本发明的具体实施例子，当然本领域的技术人员可以对本发明进行改动和变型，倘若这些修改和变型属于本发明权利要求及其等同技术的范围之内，均应认为是本发明的保护范围。

Claims

1.一种通信处理器，其特征在于，包括：标量处理模块以及与其相连的微码处理模块；

所述微码处理模块包括：全面支持数据交织的交织单元、总线接口单元、计算单元、寄存器文件堆单元、取指译码单元、循环控制单元以及微码程序控制单元；其中，所述微码处理模块所包括的每个单元内部都设置有至少一个内部寄存器，所述标量处理模块分别与所述交织单元、所述循环控制单元以及所述微码程序控制单元相连接；所述总线接口单元分别与所述交织单元、所述寄存器文件堆单元以及所述计算单元相连接；所述寄存器文件堆单元与所述计算单元相连接；所述微码程序控制单元与所述取指译码单元相连接；

所述微码处理模块还包括：交织总线以及旁路网络，所述微码处理模块所包括的每个单元的内部寄存器通过所述交织总线进行数据交互。

2.根据权利要求1所述的通信处理器，其特征在于，所述每个单元的内部寄存器用于独立处理与该单元对应的运算数据。

3.根据权利要求1或2所述的通信处理器，其特征在于，每个单元的内部寄存器的数量根据该单元的处理数据量设置。

4.根据权利要求1或2所述的通信处理器，其特征在于，所述计算单元包括：IMAC单元、IALU单元、IFMAC单元以及IFALU单元；所述交织单元包括：SHU0单元、SHU1单元以及SHU2单元；所述总线接口单元包括：BIU0单元、BIU1单元以及BIU2单元；所述寄存器文件堆单元包括R0、R1、R2、R3、R4以及R5共6个读端口，以及W0、W1、W2、W3、W4共5个写端口。

5.根据权利要求4所述的通信处理器，其特征在于，其中，R0端口连接所述IALU单元、IMAC单元、SHU0单元、BIU0单元、以及寄存器文件堆单元的缓存，R1端口连接所述IALU单元、IMAC单元、SHU1单元、BIU1单元、以及微码程序控制单元，R2端口连接IALU单元、IMAC单元、SHU2单元、BIU2单元，R3端口连接所述IFALU单元、IFMAC单元、SHU0单元、BIU0单元、以及寄存器文件堆单元的缓存；R4端口连接所述IFALU单元、IFMAC单元、SHU1单元、BIU1单元以及微码程序控制单元；R5端口连接所述IFALU单元、IFMAC单元、SHU2单元、以及BIU2单元；W0端口连接所述IALU单元、IMAC单元、以及BIU0单元；W1端口连接所述IFALU单元、IFMAC单元、以及BIU1单元；W2端口连接所述SHU0单元、以及BIU0单元；W3端口连接所述SHU1单元、以及BIU1单元；W4端口连接所述SHU2单元、BIU2单元、以及微码程序控制单元。

6.根据权利要求4所述的通信处理器，其特征在于，所述IALU单元和IMAC单元共用通路I0、I1、I2、I6以及X1接收数据，其中，所述IALU单元和IMAC单元通过所述通路I0与所述SHU0单元、SHU1单元、SHU2单元、以及BIU0单元连接；所述IALU单元和IMAC单元通过所述通路I1与所述SHU0单元、SHU1单元、SHU2单元、BIU1单元、以及端口R1连接；所述IALU单元和IMAC单元通过所述通路I2与所述SHU0单元、SHU1单元、SHU2单元、BIU2单元以及端口R2连接；所述IALU单元和IMAC单元通过所述通路I6与所述端口R0、X0以及BIU0单元连接；其中，所述IMAC单元的XORReg只能通过所述通路I1以及I6接收数据；

所述IFALU单元和IFMAC单元共用通路I3、I4、I5、I7以及X0接收数据，所述IFALU单元和IFMAC单元通过所述通路I3与所述SHU0单元、SHU1单元、SHU2单元、以及BIU1单元连接；所述IFALU单元和IFMAC单元通过所述通路I4与所述SHU0单元、SHU1单元、SHU2单元、BIU0单元、以及所述端口R4连接；所述IFALU单元和IFMAC单元通过所述通路I5与所述SHU0单元、SHU1单元、SHU2单元、BIU2单元以及所述端口R5连接；所述IFALU单元和IFMAC单元通过所述通路I7与所述BIU1、X1、以及所述端口R3连接；所述IMAC的XORReg只能通过所述通路I4以及I7接收数据。

7.根据权利要求4所述的通信处理器，其特征在于，所述SHU0单元接收所述端口R0、端口R3、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU0单元的输出数据；所述SHU1单元接收所述端口R1、R4、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU1单元的输出数据；所述SHU2单元接收所述端口R2、端口R5、通路X0、通路X1、BIU0单元、BIU1单元、BIU2单元、以及SHU2单元的输出数据。

8.根据权利要求4所述的通信处理器，其特征在于，所述BIU0单元接收所述端口R0、端口R3、通路X0、通路X1、BIU0单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据；所述BIU1单元接收所述端口R1、端口R4、通路X0、通路X1、BIU1单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据；所述BIU2单元接收所述端口R2、端口R5、通路X0、通路X1、BIU2单元、SHU0单元、SHU1单元、以及SHU2单元的输出数据。

9.根据权利要求4所述的通信处理器，其特征在于，所述交织单元通过所述旁路网络将数据写入SHU0单元、SHU1单元以及SHU2单元的内部寄存器中。

10.根据权利要求4所述的通信处理器，其特征在于，所述SHU0单元、SHU1单元、以及SHU2单元中的每个单元进一步包括：4个存贮容量为512bit的内部寄存器。