KR960015134A - 전력 관리상태에 응답하여 다중 클럭된 회로를 클럭하는 클럭 제어기 - Google Patents

전력 관리상태에 응답하여 다중 클럭된 회로를 클럭하는 클럭 제어기 Download PDF

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Abstract

집적 프로세서는 단일 모놀리식 회로위에 제조되어 최근의 PIDs의 요구사항인 데이타-집약, 시각-집약 및 음성-집약을 수용하기 위한 회로를 사용한다. 집적 프로세서는 다용도 및 고성능 기능을 성취하기 위하여 CPU 코어, 메모리 컨트롤러 및, 여러 가지 주변기기를 포함한다. 집적 프로세서는 집적 프로세서의 다양한 부시스템을 적절하게 클럭하기 위하여 상이한 주파수로 구성된 클럭신호를 발생하는 다수의 위상동기루프를 포함하는 클럭 제어기를 설치하여 더적은 전력을 소비한다. 클럭 제어기에 의해 여러 부시스템에 제공된 클럭 신호는 단일 크리스탈 오실레이터 입력신호로 부터 유도된다. 전력 관리기는 집적 프로세서에 내장되어 여러 부시스템에 대한 특정 클럭신호의 주파수 및/또는 응용을 제어하는 것은 물론, 다른 전력 관리에 관련된 기능을 제어한다. 집적 프로세서의 핀의 수는 집적프로세서의 소정의 기능에 좌우되어 특정한 외부 핀에 대한 선택적인 다중화를 허용함으로써 결국 최소화된다.

Description

전력 관리상태에 응답하여 다중 클럭된 회로를 클럭하는 클럭 제어기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따라 단일 모놀리식 칩위에 내장된 CPU 코어, 메모리 컨트롤러, 여러 주변기기, 클럭 제어기 및 관련된 전력 관리기(power management unit; PMU)를 포함하는 집적 프로세서 시스템의 블록도,
제2도는 본 발명의 일실시예에 따른 클럭 제어기 및 이에 따른 입력/출력 신호의 블록도,
제3도는 본 발명의 일실시예에 따른 전력 관리기 및 이에 따른 입력/출력 신호의 블록도.

Claims (22)

  1. 집적 프로세서내에 구성된 클럭 제어기로서, 단일 주파수에서 클럭되는 입력신호를 수신하고 다수의 출력 신호를 발생하도륵 구성된 주파수 합성장치와, 상기 다수의 출력신호 각각을 수신하기 위하여 연결된 다수의 회로로 구성되며, 상기 출력신호 각각은 상기 주파수 합성장치로 전송되는 다수의 인에이블 신호에 의해 결정되는 개별적인 주파수에서 클럭되는 것을 특징으로 하는 클럭 제어기.
  2. 제1항에 있어서, 상기 주파수 합성장치는 다수의 주파수 곱셈기와 주파수 분주기를 포함하는 것을 특징으로 하는 클럭 제어기.
  3. 제2항에 있어서, 상기 주파수 곱셈기는 직렬로 연결된 위상동기루프 회로를 포함하는 것을 특징으로 하는 클럭 제어기.
  4. 제3항에 있어서, 상기 위상동기루프 회로는 제1, 제2 및 제3위상동기루프 회로를 포함하며, 상기 제1위상동기루프 회로는 상기 입력신호를 수신하기 위하여 연결되고, 상기 제2위상동기루프 회로는 저속 클럭신호를 발생하기 위하여 연결되고, 상기 제3위상동기루프 회로는 고속 클럭신호를 발생하기 위하여 연결되는 것을 특징으로 하는 클럭 제어기.
  5. 제4항에 있어서, 상기 고속 클럭은 상기 저속 클럭신호보다 빠른 속도로 트리거되고, 상기 고속 클럭신호는 주변 상호접속 버스와 상기 제3위상동기루프 회로사이에서 연결된 구성 레지스터에 따라서 상기 주변 상호접속 버스로 송신된 구성신호에 의해 여러 주파수중에서 한 주파수로 프로그램가능한 것을 특징으로 하는 클럭 제어기.
  6. 제4항에 있어서, 상기 클럭 제어기는 상기 저속 클럭신호와 상기 고속 클럭신호를 수신하고 상기 저속 클럭신호나 또는 상기 고속 클럭신호를 상기 스위칭회로의 출력에서 스위칭하는 동적 클럭 스위칭회로를 포함하는 것을 특징으로 하는 클럭 제어기.
  7. 제2항에 있어서, 상기 주파수 분주기는 상기 주파수 곱셈기중 하나의 주파수 곱셈기와 상기 클럭회로의 세트사이에서 병렬로 연결된 카운터 회로의 세트를 포함하는 것을 특징으로 하는 클럭 제어기.
  8. 집적 프로세서내에 구성된 클럭 제어기로서, 오실레이터에 연결된 입력과 제2위상동기루프 회로에 연결된 출력을 가지는 제1위상동기루프 회로, 전력 관리상태를 제어하며, 제어된 전력 관리상태에 따라서 상기 제2위상동기루프 회로를 구동하기 위하여 상기 제2위상동기루프 회로에 연결된 제1인에이블 출력을 가지는 전력 관리기 및, 상기 제2위상동기루프 회로가 구동하는 동안에, 대응하는 다수의 클럭된 회로로 전송된 다수의 클럭신호 각각을 발생하기 위하여 상기 제2위상동기루프 회로의 출력에 연결된 다수의 주파수 분주기로 구성되는 것을 특징으로 하는 클럭 제어기.
  9. 제8항에 있어서, 상기 전력 관리상태는 보통 상태, 저속 상태, 도우즈 상태, 정지 상태 및 일시정지 상태로 구성된 리스트에서 선택된 몇몇 전력 관리상태중 한 상태를 포함하는 것을 특징으로 하는 클럭 제어기.
  10. 제8항에 있어서, 상기 클럭신호는 상이한 주파수로 트리거되는 것을 특징으로 하는 클럭 제어기.
  11. 제8항에 있어서, 상기 클럭신호는 키보드 클럭신호, DMA 클럭신호. 타이머 클럭신호, UART 클럭신호 및 비디오 클럭신호를 포함하는 것을 특징으로 하는 클럭 제어기.
  12. 제8항에 있어서, 상기 클럭 제어기는 상기 제1위상동기루프 회로가 구동된 후 상기 제1인에이블 출력이 액티브인 동안 상기 제2위상동기루프 회로를 턴온하기 위하여 상기 제1인에이블 출력으로 게이트되는 입력과 상기 오실레이터 사이에서 연결된 제1지연회로를 포함하는 것을 특징으로 하는 클럭 제어기.
  13. 제8항에 있어서, 상기 다수의 주파수 분주기증에서 적어도 하나의 분주기는 스위치에 연결된 출력을 포함하며, 상기 스위치는 상기 전력 관리기로 부터 송신되는 제2인에이블 출력에 의한 활동에 적합한 것을 특징으로 하는 클럭 제어기.
  14. 제8항에 있어서, 상기 클럭 제어기는 상기 제2위상동기루프 회로의 출력에 연결된 입력을 구비한 제3위상동기루프 회로를 포함하며, 상기 제3위상동기루프 회로는 프로그램가능한, 다양한 클럭주파수를 제공하도록 구성되는 것을 특징으로 하는 클럭 제어기.
  15. 제14항에 있어서, 상기 제3위상동기루프의 입력은 상기 전력 관리기에서 송신된 제3인에이블 출력을 수신하기 위하여 연결되고, 상기 제3인에이블 출력은 액티브일 때, 상기 전력 관리기에 의해 검색된 전력 관리상태에 따라서 상기 제3위상동기루프의 동작을 인에이블하는 것을 특징으로 하는 클럭 제어기.
  16. 제15항에 있어서, 상기 클럭 제어기는 상기 제2위상동기루프 회로가 구동된 후에 상기 제1 및 제2인에이블 출력이 액티브인 동안 상기 제3위상동기루프 회로를 턴온하기 위하여 상기 제1 및 제2인에이블 출력으로 게이트되는 입력과 오실레이터 사이에서 연결된 제2지연회로를 포함하는 것을 특징으로 하는 클럭 제어기.
  17. 집적 프로세서내의 전력이 관리되는 클럭 제어기로서, 오실레이터에 연결된 입력과 제2위상통기루프 회로에 연결된 출력을 가지는 제1위상동기루프 회로, 상기 제2위상동기루프 회로에 연결되는 입력과 동적 클럭 스위칭회로에 연결되는 출력을 가지는 제3위상동기루프 회로, 인에이블 출력의 제1세트를 발생하고, 발생된 인에이블 출력의 제1세트에 따라서 공동으로 또는 개별적으로 상기 제1, 제2 및 제3위상동기 회로를 구동하기 위하여 상기 제1, 제2 및 제3위상동기 회로에 연결된 출력을 가지는 전력 관리기 및, 상기 주파수 분주기를 공동으로 또는 개별적으로 구동하기 위하여 상기 전력 관리기에 의해 발생되는 인에이블 출력의 제2세트를 수신하는 상기 동적 클럭 스위칭회로의 입력과 상기 제2위상동기루프 회로의 출력에 연결된 다수의 주파수 분주기로 구성되는 것을 특징으로 하는 클럭 제어기.
  18. 제17항에 있어서, 인에이블 출력의 상기 제1 및 제2세트는 예정된 전력 관리 알고리즘에 따라서 상기 전력 관리기로 부터 발생되는 것을 특징으로 하는 클럭 제어기.
  19. 제19항에 있어서, 상기 클럭 제어기는 상기 제2위상동기루프 회로의 출력에 연결된 입력과 비디오 컨트롤러에 연결된 비디오 클럭신호를 발생하기 위하여 비디오 클럭 주파수 분주기를 통해 연결된 상기 제4위상동기루프의 출력을 구비한 제4위상동기루프 회로를 포함하는 것을 특징으로 하는 클럭 제어기.
  20. 제19항에 있어서, 상기 제1, 제2, 제3 및 제4위상동기루프 회로는 각각 주파수 곱셈기를 포함하는 것을 특징으로 하는 클럭 제어기.
  21. 제20항에 있어서, 상기 주파수 곱셈기는 상기 제1, 제2, 제3 및 제4위상동기루프 회로 각각을 위한 상이한 주파수 곱셉인자를 포함하는 것을 특징으로 하는 클럭 제어기.
  22. 제21항에 있어서, 상기 제3위상동기루프 회로를 위한 상기 주파수 곱셈인자는 프로그램가능한 것을 특징으로 하는 클럭 제어기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462019B1 (ko) * 1998-04-16 2005-04-06 삼성전자주식회사 컴퓨터 시스템의 클럭제어장치 및 그 방법
KR100663408B1 (ko) * 2003-07-14 2007-01-02 엘지전자 주식회사 씨피유 속도 트랜지션 제어장치 및 방법

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3505018B2 (ja) * 1994-11-22 2004-03-08 株式会社ルネサステクノロジ 半導体集積回路
US5774701A (en) * 1995-07-10 1998-06-30 Hitachi, Ltd. Microprocessor operating at high and low clok frequencies
US5805833A (en) * 1996-01-16 1998-09-08 Texas Instruments Incorporated Method and apparatus for replicating peripheral device ports in an expansion unit
JP3291198B2 (ja) * 1996-05-08 2002-06-10 富士通株式会社 半導体集積回路
US6115769A (en) * 1996-06-28 2000-09-05 Lsi Logic Corporation Method and apparatus for providing precise circuit delays
US5848281A (en) * 1996-07-23 1998-12-08 Smalley; Kenneth George Method and apparatus for powder management in a multifunction controller with an embedded microprocessor
US5768571A (en) * 1996-08-29 1998-06-16 Vlsi Technology, Inc. System and method for altering the clock frequency to a logic controller controlling a logic device running at a fixed frequency slower than a computer system running the logic device
US5860016A (en) * 1996-09-30 1999-01-12 Cirrus Logic, Inc. Arrangement, system, and method for automatic remapping of frame buffers when switching operating modes
US5903746A (en) * 1996-11-04 1999-05-11 Texas Instruments Incorporated Apparatus and method for automatically sequencing clocks in a data processing system when entering or leaving a low power state
EP0855718A1 (en) * 1997-01-28 1998-07-29 Hewlett-Packard Company Memory low power mode control
JPH1139868A (ja) * 1997-07-18 1999-02-12 Matsushita Electric Ind Co Ltd 半導体集積回路システム、半導体集積回路、及び半導体集積回路システムの駆動方法
US6023182A (en) * 1997-12-31 2000-02-08 Intel Corporation High gain pulse generator circuit with clock gating
US6298448B1 (en) * 1998-12-21 2001-10-02 Siemens Information And Communication Networks, Inc. Apparatus and method for automatic CPU speed control based on application-specific criteria
US6510525B1 (en) * 1999-04-26 2003-01-21 Mediaq, Inc. Method and apparatus to power up an integrated device from a low power state
US6294937B1 (en) 1999-05-25 2001-09-25 Lsi Logic Corporation Method and apparatus for self correcting parallel I/O circuitry
US6557066B1 (en) 1999-05-25 2003-04-29 Lsi Logic Corporation Method and apparatus for data dependent, dual level output driver
US6457100B1 (en) 1999-09-15 2002-09-24 International Business Machines Corporation Scaleable shared-memory multi-processor computer system having repetitive chip structure with efficient busing and coherence controls
US7100061B2 (en) 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
US6665802B1 (en) 2000-02-29 2003-12-16 Infineon Technologies North America Corp. Power management and control for a microcontroller
US6779125B1 (en) 2000-06-09 2004-08-17 Cirrus Logic, Inc. Clock generator circuitry
US6785829B1 (en) * 2000-06-30 2004-08-31 Intel Corporation Multiple operating frequencies in a processor
JP3908445B2 (ja) * 2000-08-01 2007-04-25 富士通株式会社 電子機器
JP2002175127A (ja) * 2000-09-29 2002-06-21 Oki Electric Ind Co Ltd マイクロコントローラ
US6735707B1 (en) * 2000-10-27 2004-05-11 Sun Microsystems, Inc. Hardware architecture for a multi-mode power management system using a constant time reference for operating system support
US8385476B2 (en) 2001-04-25 2013-02-26 Texas Instruments Incorporated Digital phase locked loop
US6990594B2 (en) * 2001-05-02 2006-01-24 Portalplayer, Inc. Dynamic power management of devices in computer system by selecting clock generator output based on a current state and programmable policies
TW565758B (en) * 2001-09-19 2003-12-11 Alps Electric Co Ltd Computer suppressing of unnecessary signals
US20030061523A1 (en) * 2001-09-25 2003-03-27 Stanley Randy P. Method and apparatus to provide a user priority mode
WO2003041249A1 (en) * 2001-11-05 2003-05-15 Shakti Systems, Inc. Dc-dc converter with resonant gate drive
AU2002343624A1 (en) * 2001-11-05 2003-05-19 Shakti Systems, Inc. Monolithic battery charging device
TW544991B (en) * 2002-02-07 2003-08-01 Via Tech Inc IDE control device suitable for various kinds of clock specifications
JP2003256071A (ja) * 2002-02-28 2003-09-10 Fujitsu Ltd 記憶装置およびクロック制御回路
US7124315B2 (en) * 2002-08-12 2006-10-17 Hewlett-Packard Development Company, L.P. Blade system for using multiple frequency synthesizers to control multiple processor clocks operating at different frequencies based upon user input
US7886164B1 (en) 2002-11-14 2011-02-08 Nvidia Corporation Processor temperature adjustment system and method
US7882369B1 (en) 2002-11-14 2011-02-01 Nvidia Corporation Processor performance adjustment system and method
US7849332B1 (en) 2002-11-14 2010-12-07 Nvidia Corporation Processor voltage adjustment system and method
US7089432B2 (en) * 2002-12-27 2006-08-08 Matsushita Electric Industrial Co., Ltd. Method for operating a processor at first and second rates depending upon whether the processor is executing code to control predetermined hard drive operations
WO2004061604A2 (en) * 2002-12-27 2004-07-22 Matsushita Electric Industrial Co. Ltd. Optimizing processor clock frequency in a hard disk drive to minimize power consumption while maximizing performance
US7072138B2 (en) * 2002-12-27 2006-07-04 Matsushita Electric Industrial Co., Ltd. Apparatus for optimizing processor clock frequency in a hard disk drive to minimize power consumption while maximizing performance
US7457271B2 (en) * 2003-09-19 2008-11-25 Marvell International Ltd. Wireless local area network ad-hoc mode for reducing power consumption
US7131024B1 (en) * 2003-09-24 2006-10-31 Altera Corporation Multiple transmit data rates in programmable logic device serial interface
US20050174678A1 (en) * 2003-12-24 2005-08-11 Matsushita Electric Industrial Co., Ltd Stepping power consumption levels in a hard disk drive to maximize performance while minimizing power consumption
US20050144491A1 (en) * 2003-12-24 2005-06-30 Matsushita Electric Industrial Co., Ltd. Variable power consumption levels in a hard disk drive
FR2870368B1 (fr) * 2004-01-27 2006-12-15 Atmel Corp Procede et dispositif pour piloter de multiples peripheriques avec des frequences d'horloge differentes dans un circuit integre
KR101098122B1 (ko) 2004-06-03 2011-12-26 엘지전자 주식회사 컴퓨터용 ｐｃｉ 익스프레스 클럭 제어장치 및 방법
US7308592B2 (en) * 2005-02-11 2007-12-11 International Business Machines Corporation Redundant oscillator distribution in a multi-processor server system
US7881755B1 (en) 2005-05-26 2011-02-01 Marvell International Ltd. Wireless LAN power savings
US7535287B2 (en) * 2006-06-05 2009-05-19 Sigmatel, Inc. Semiconductor device and system and method of crystal sharing
US7739528B2 (en) * 2006-06-09 2010-06-15 Broadcom Corporation Method for managing and controlling the low power modes for an integrated circuit device
US7414550B1 (en) 2006-06-30 2008-08-19 Nvidia Corporation Methods and systems for sample rate conversion and sample clock synchronization
KR100762257B1 (ko) 2006-07-24 2007-10-02 충북대학교 산학협력단 태그 칩을 위한 태리 길이 판독장치 및 방법
US7636803B2 (en) * 2006-09-28 2009-12-22 Advanced Micro Devices, Inc. Device and method for transferring data between devices
US7743267B2 (en) * 2006-11-08 2010-06-22 Xerox Corporation System and method for reducing power consumption in a device
US9134782B2 (en) 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US7737752B2 (en) * 2007-05-17 2010-06-15 Globalfoundries Inc Techniques for integrated circuit clock management
US7681099B2 (en) * 2007-05-17 2010-03-16 Advanced Micro Devices, Inc. Techniques for integrated circuit clock signal manipulation to facilitate functional and speed test
US7921318B2 (en) * 2007-05-17 2011-04-05 Globalfoundries Inc. Techniques for integrated circuit clock management using pulse skipping
US8014485B2 (en) * 2007-05-17 2011-09-06 Advanced Micro Devices, Inc. Techniques for integrated circuit clock management using multiple clock generators
US9209792B1 (en) 2007-08-15 2015-12-08 Nvidia Corporation Clock selection system and method
US9088176B2 (en) * 2007-12-17 2015-07-21 Nvidia Corporation Power management efficiency using DC-DC and linear regulators in conjunction
US8327173B2 (en) * 2007-12-17 2012-12-04 Nvidia Corporation Integrated circuit device core power down independent of peripheral device operation
US8370663B2 (en) * 2008-02-11 2013-02-05 Nvidia Corporation Power management with dynamic frequency adjustments
US9411390B2 (en) 2008-02-11 2016-08-09 Nvidia Corporation Integrated circuit device having power domains and partitions based on use case power optimization
US8762759B2 (en) * 2008-04-10 2014-06-24 Nvidia Corporation Responding to interrupts while in a reduced power state
US9423846B2 (en) 2008-04-10 2016-08-23 Nvidia Corporation Powered ring to maintain IO state independent of the core of an integrated circuit device
US8575972B2 (en) * 2009-03-23 2013-11-05 Advanced Micro Devices, Inc. Digital frequency synthesizer device and method thereof
US9256265B2 (en) 2009-12-30 2016-02-09 Nvidia Corporation Method and system for artificially and dynamically limiting the framerate of a graphics processing unit
US9830889B2 (en) 2009-12-31 2017-11-28 Nvidia Corporation Methods and system for artifically and dynamically limiting the display resolution of an application
US8839006B2 (en) 2010-05-28 2014-09-16 Nvidia Corporation Power consumption reduction systems and methods
WO2012010927A1 (en) 2010-07-20 2012-01-26 Freescale Semiconductor, Inc. Clock circuit for providing an electronic device with a clock signal, electronic device with a clock circuit and method for providing an electronic device with a clock signal
US9395799B2 (en) 2012-08-09 2016-07-19 Nvidia Corporation Power management techniques for USB interfaces
US9471395B2 (en) 2012-08-23 2016-10-18 Nvidia Corporation Processor cluster migration techniques
US20140062561A1 (en) 2012-09-05 2014-03-06 Nvidia Corporation Schmitt receiver systems and methods for high-voltage input signals
KR101832821B1 (ko) 2012-09-10 2018-02-27 삼성전자주식회사 동적 전압 주파수 스케일링 방법, 어플리케이션 프로세서 및 이를 구비하는 모바일 기기
US9760150B2 (en) 2012-11-27 2017-09-12 Nvidia Corporation Low-power states for a computer system with integrated baseband
JP7422066B2 (ja) * 2020-12-28 2024-01-25 ルネサスエレクトロニクス株式会社 半導体装置
CN115250215B (zh) * 2022-06-23 2024-03-26 北京燕山电子设备厂 一种多接口时间基带芯片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2256582B1 (ko) * 1973-12-27 1976-11-19 Trt Telecom Radio Electr
WO1985002275A1 (en) * 1983-11-07 1985-05-23 Motorola, Inc. Synthesized clock microcomputer with power saving
JP2643146B2 (ja) * 1987-05-14 1997-08-20 ソニー株式会社 マイクロコンピュータのクロック生成回路
US4931748A (en) * 1988-08-26 1990-06-05 Motorola, Inc. Integrated circuit with clock generator
KR910700488A (ko) * 1988-12-19 1991-03-15 게오르그 그라프 클럭 동기화
GB2228598A (en) * 1989-02-28 1990-08-29 Ibm Clock signal generator for a data processing system
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
EP0522720B1 (en) * 1991-06-18 1999-08-18 Nokia Mobile Phones Ltd. Clock frequency adjustment of an electrical circuit
JP2835224B2 (ja) * 1991-09-30 1998-12-14 株式会社東芝 クロック切り替え制御装置
WO1993025954A2 (en) * 1992-06-11 1993-12-23 Sierra Semiconductor Corporation A universal programming interface for clock generators
US5982210A (en) * 1994-09-02 1999-11-09 Sun Microsystems, Inc. PLL system clock generator with instantaneous clock frequency shifting
KR19980025519A (ko) * 1996-10-02 1998-07-15 문정환 클럭신호 제어회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462019B1 (ko) * 1998-04-16 2005-04-06 삼성전자주식회사 컴퓨터 시스템의 클럭제어장치 및 그 방법
KR100663408B1 (ko) * 2003-07-14 2007-01-02 엘지전자 주식회사 씨피유 속도 트랜지션 제어장치 및 방법

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DE69532226D1 (de) 2004-01-15

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