JP2743672B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2743672B2 JP2743672B2 JP3356071A JP35607191A JP2743672B2 JP 2743672 B2 JP2743672 B2 JP 2743672B2 JP 3356071 A JP3356071 A JP 3356071A JP 35607191 A JP35607191 A JP 35607191A JP 2743672 B2 JP2743672 B2 JP 2743672B2
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Description
【０００１】
【産業上の利用分野】本発明の半導体装置に関し、スタ
ティック型メモリセルの構造に関する。
ティック型メモリセルの構造に関する。
【０００２】
【従来の技術】半導体基板、特にシリコン半導体基板上
に形成される集積回路は、高密度、大容量化の一途をた
どっており、特に、スタティック型ランダムアクセスメ
モリ（以下、ＳＲＡＭのような集積回路では、４Ｍビッ
トから１６Ｍビット、更にそれ以上へと集積度が増大し
つつ、更には低消費電力化が図られている。
に形成される集積回路は、高密度、大容量化の一途をた
どっており、特に、スタティック型ランダムアクセスメ
モリ（以下、ＳＲＡＭのような集積回路では、４Ｍビッ
トから１６Ｍビット、更にそれ以上へと集積度が増大し
つつ、更には低消費電力化が図られている。
【０００３】大規模な集積回路は多数の素子を１チップ
上に形成する必要がある。一方、製品のコストや歩留り
の観点からはチップサイズは極力小さくする必要があ
る。チップサイズの縮小はメモリセルサイズをいかに小
さくするかが鍵である。
上に形成する必要がある。一方、製品のコストや歩留り
の観点からはチップサイズは極力小さくする必要があ
る。チップサイズの縮小はメモリセルサイズをいかに小
さくするかが鍵である。
【０００４】ＳＲＡＭのメモリセルの等価回路を図６に
示す。図６において、Ｎチャンネル駆動ＭＯＳトランジ
スタＴ１のドレインは節点Ｎ１に、ゲートは節点Ｎ２
に、ソースは接地電位Ｇに接続されている。Ｚ１は節点
Ｎ１と電源ＶDDの間に接続され、Ｔ１と共に第１のイン
バータ６０１を形成する負荷素子である。
示す。図６において、Ｎチャンネル駆動ＭＯＳトランジ
スタＴ１のドレインは節点Ｎ１に、ゲートは節点Ｎ２
に、ソースは接地電位Ｇに接続されている。Ｚ１は節点
Ｎ１と電源ＶDDの間に接続され、Ｔ１と共に第１のイン
バータ６０１を形成する負荷素子である。
【０００５】Ｎチャンネル駆動ＭＯＳトランジスタＴ２
のドレインは節点Ｎ２に、そのゲートは節点Ｎ１に、ソ
ースは接地電位Ｇにそれぞれ接続されている。Ｚ２は節
点Ｎ２と電源ＶDDの間に接続され、トランジスタＴ２と
共に第２のインバータ６０２を形成する負荷素子であ
る。第１，第２のインバータ６０１，６０２はフリップ
フロップ回路を構成しており、Ｎチャンネル転送ＭＯＳ
トランジスタＴ３のドレインはディジット線Ｄ、そのゲ
ートはワード線Ｗ、そのソースは節点Ｎ１にそれぞれ接
続されている。Ｎチャンネル転送ＭＯＳトランジスタＴ
４のドレインは、ディジット線ＣＤ、そのゲートはワー
ド線、そのソースは節点Ｎ２にそれぞれ接続されてい
る。Ｎチャンネル転送ＭＯＳトランジスタＴ３，Ｔ４
は、ワード線Ｗによってディジット線Ｄ，ＣＤと節点Ｎ
１，Ｎ２の間の導通を制御するトランスファーゲートと
して機能する。
のドレインは節点Ｎ２に、そのゲートは節点Ｎ１に、ソ
ースは接地電位Ｇにそれぞれ接続されている。Ｚ２は節
点Ｎ２と電源ＶDDの間に接続され、トランジスタＴ２と
共に第２のインバータ６０２を形成する負荷素子であ
る。第１，第２のインバータ６０１，６０２はフリップ
フロップ回路を構成しており、Ｎチャンネル転送ＭＯＳ
トランジスタＴ３のドレインはディジット線Ｄ、そのゲ
ートはワード線Ｗ、そのソースは節点Ｎ１にそれぞれ接
続されている。Ｎチャンネル転送ＭＯＳトランジスタＴ
４のドレインは、ディジット線ＣＤ、そのゲートはワー
ド線、そのソースは節点Ｎ２にそれぞれ接続されてい
る。Ｎチャンネル転送ＭＯＳトランジスタＴ３，Ｔ４
は、ワード線Ｗによってディジット線Ｄ，ＣＤと節点Ｎ
１，Ｎ２の間の導通を制御するトランスファーゲートと
して機能する。
【０００６】図６の回路を半導体基板上に実現する際、
高密度を要求される製品はＴ１〜Ｔ４の４素子を半導体
基板の主表面に直接形成し、Ｚ１，Ｚ２をＴ１〜Ｔ４を
被う絶縁膜の上に積層する姿態に形成する方法が用いら
れている。Ｚ１，Ｚ２に抵抗体を用いる場合は、スタン
バイ電流を抑制するためにきわめて高抵抗の抵抗素子を
用いる。また、近年負荷素子Ｚ１，Ｚ２として絶縁膜上
のポリシリコンにＰチャンネル薄膜トランジスタ（ＴＨ
ＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ：以下、略して
ＴＦＴと称す）を用いる技術も提案されている。ＴＦＴ
を使用すると負荷に能動素子を用いることにより、拡散
層リークの多いビットにこのＰチャンネルトランジスタ
から電荷を供給できるので、抵抗負荷では不良となるビ
ットを救済できるうえ、シリコン基板表面に前記４個の
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を平面的に配する
レイアウトが取れるので、セルサイズも小さくできるか
らである。
高密度を要求される製品はＴ１〜Ｔ４の４素子を半導体
基板の主表面に直接形成し、Ｚ１，Ｚ２をＴ１〜Ｔ４を
被う絶縁膜の上に積層する姿態に形成する方法が用いら
れている。Ｚ１，Ｚ２に抵抗体を用いる場合は、スタン
バイ電流を抑制するためにきわめて高抵抗の抵抗素子を
用いる。また、近年負荷素子Ｚ１，Ｚ２として絶縁膜上
のポリシリコンにＰチャンネル薄膜トランジスタ（ＴＨ
ＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ：以下、略して
ＴＦＴと称す）を用いる技術も提案されている。ＴＦＴ
を使用すると負荷に能動素子を用いることにより、拡散
層リークの多いビットにこのＰチャンネルトランジスタ
から電荷を供給できるので、抵抗負荷では不良となるビ
ットを救済できるうえ、シリコン基板表面に前記４個の
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を平面的に配する
レイアウトが取れるので、セルサイズも小さくできるか
らである。
【０００７】
【発明が解決しようとする課題】上述した従来のメモリ
セルは、最低動作電圧（以下、ＶCCminと略す）を確保
するために、セルレシオ（駆動トランジスタと転送トラ
ンジスタの電流駆動能力比）を大きくしなければならな
いが、電流駆動能力はチャンネルの幾何学的寸法に依存
しているので、セルレシオを大きくとるとセルサイズも
大きくなってしまうので、セルレシオの増大に限界があ
った。
セルは、最低動作電圧（以下、ＶCCminと略す）を確保
するために、セルレシオ（駆動トランジスタと転送トラ
ンジスタの電流駆動能力比）を大きくしなければならな
いが、電流駆動能力はチャンネルの幾何学的寸法に依存
しているので、セルレシオを大きくとるとセルサイズも
大きくなってしまうので、セルレシオの増大に限界があ
った。
【０００８】また、前述のＳＲＡＭセルの負荷素子とし
て能動素子であるＴＦＴを用いるのは、ＴＦＴを介して
ＶDDから電流を供給するので、セルへの情報の書き込み
時の速度向上が図られるうえ、情報の安定性を改善でき
るからである。ところが、ＴＦＴは絶縁膜上に形成した
ポリシリコンをチャンネルに用いるので、電流駆動能力
が低く、現状のＴＦＴではオン電流が約１０ｎＡ程度で
あり、この特性を改善するには至っていないのが現状で
ある。
て能動素子であるＴＦＴを用いるのは、ＴＦＴを介して
ＶDDから電流を供給するので、セルへの情報の書き込み
時の速度向上が図られるうえ、情報の安定性を改善でき
るからである。ところが、ＴＦＴは絶縁膜上に形成した
ポリシリコンをチャンネルに用いるので、電流駆動能力
が低く、現状のＴＦＴではオン電流が約１０ｎＡ程度で
あり、この特性を改善するには至っていないのが現状で
ある。
【０００９】ところが、データビットの書き込みの時
は、例えば節点Ｎ１を０Ｖから上昇させると、転送ＭＯ
ＳトランジスタＴ３，Ｔ４は、等価的に基板電位が
（−）に引かれることになり、基板バイアス効果によっ
て、図７のＰ１に示されているようにしきい値電圧が高
くなる。すなわち、書き込みの時には、デジット線Ｄか
ら節点Ｎ１に入る電位はしきい値分、電圧が下がり、節
点Ｎ１の電圧が低くなって書き込み特性が悪化する。と
ころが、セルレシオの増大は上述のように困難を伴い、
ＴＦＴを使用していると、データ保持電流の供給特性が
十分ではない。その結果、基板バイアス効果による書き
込み特性の低下は、メモリセルのデータ保持特性を悪化
させることになり、誤動作が生じやすいという問題点が
あった。本発明はかかる問題点を解決し、セル面積を増
大させる異なく、ＶCCminを改善したメモリセル構造を
提供するものである。
は、例えば節点Ｎ１を０Ｖから上昇させると、転送ＭＯ
ＳトランジスタＴ３，Ｔ４は、等価的に基板電位が
（−）に引かれることになり、基板バイアス効果によっ
て、図７のＰ１に示されているようにしきい値電圧が高
くなる。すなわち、書き込みの時には、デジット線Ｄか
ら節点Ｎ１に入る電位はしきい値分、電圧が下がり、節
点Ｎ１の電圧が低くなって書き込み特性が悪化する。と
ころが、セルレシオの増大は上述のように困難を伴い、
ＴＦＴを使用していると、データ保持電流の供給特性が
十分ではない。その結果、基板バイアス効果による書き
込み特性の低下は、メモリセルのデータ保持特性を悪化
させることになり、誤動作が生じやすいという問題点が
あった。本発明はかかる問題点を解決し、セル面積を増
大させる異なく、ＶCCminを改善したメモリセル構造を
提供するものである。
【００１０】
【課題を解決するための手段】本発明の要旨は、第１導
電型の半導体中に形成され負荷素子と１対のインバータ
から成るフリップフロップを形成する１対の第２導電チ
ャンネル型駆動トランジスタと、１対の第２導電チャン
ネル型駆動トランジスタのドレインと１対のディジット
線間に接続され上記第１導電型の半導体中に形成された
１対の第２導電チャンネル型転送トランジスタとを有す
る半導体記憶装置において、上記１対の第２導電チャン
ネル型転送トランジスタのチャンネル直下に第１導電型
不純物を導入した低濃度第１導電型ウェル領域を形成し
たことである。
電型の半導体中に形成され負荷素子と１対のインバータ
から成るフリップフロップを形成する１対の第２導電チ
ャンネル型駆動トランジスタと、１対の第２導電チャン
ネル型駆動トランジスタのドレインと１対のディジット
線間に接続され上記第１導電型の半導体中に形成された
１対の第２導電チャンネル型転送トランジスタとを有す
る半導体記憶装置において、上記１対の第２導電チャン
ネル型転送トランジスタのチャンネル直下に第１導電型
不純物を導入した低濃度第１導電型ウェル領域を形成し
たことである。
【００１１】
【実施例】第１実施例 次に本発明について実施例を用いて説明する。図１は本
発明の第１実施例を説明する図である。図１は本発明の
第１実施例に係るＳＲＡＭメモリセル構造を示す断面図
であり、例として半導体基板１上にｎチャンネル型トラ
ンジスタでメモリセルを形成する例を示す。ｐチャンネ
ル型トランジスタでメモリセルを構成するには単にｎを
ｐに置き換えればよい。
発明の第１実施例を説明する図である。図１は本発明の
第１実施例に係るＳＲＡＭメモリセル構造を示す断面図
であり、例として半導体基板１上にｎチャンネル型トラ
ンジスタでメモリセルを形成する例を示す。ｐチャンネ
ル型トランジスタでメモリセルを構成するには単にｎを
ｐに置き換えればよい。
【００１２】Ｎ型導電性を有するシリコン基板１上にＰ
ウェル２が形成されており、素子分離酸化膜３が選択的
に成長されている。Ｐウェル２の表面濃度は１×１０16
〜１×１０17cm-3程度である。Ｐウェル領域２内に駆動
ＭＯＳトランジスタＴ１、転送ＭＯＳトランジスタＴ３
を構成するゲート酸化膜６、ゲート電極７が形成され、
接地配線８はゲート電極７上に形成されている。負荷素
子はＴＦＴ９で形成されており、ディジットコンタクト
１０を介してアルミニウムのディジット線Ｄが転送ＭＯ
ＳトランジスタＴ３に接続されている。１２は本実施例
を特徴付けている低濃度ウェル領域である。
ウェル２が形成されており、素子分離酸化膜３が選択的
に成長されている。Ｐウェル２の表面濃度は１×１０16
〜１×１０17cm-3程度である。Ｐウェル領域２内に駆動
ＭＯＳトランジスタＴ１、転送ＭＯＳトランジスタＴ３
を構成するゲート酸化膜６、ゲート電極７が形成され、
接地配線８はゲート電極７上に形成されている。負荷素
子はＴＦＴ９で形成されており、ディジットコンタクト
１０を介してアルミニウムのディジット線Ｄが転送ＭＯ
ＳトランジスタＴ３に接続されている。１２は本実施例
を特徴付けている低濃度ウェル領域である。
【００１３】低濃度ウェル領域１２の形成は、ゲート電
極に先だってしきい値制御用のイオン注入を行う工程に
連続して行う。その一連の工程を図２〜図４に示す。
極に先だってしきい値制御用のイオン注入を行う工程に
連続して行う。その一連の工程を図２〜図４に示す。
【００１４】駆動用ＭＯＳトランジスタＴ１及び転送Ｍ
ＯＳトランジスタＴ３のチャンネル部分には、しきい値
制御のボロンのイオン注入を行い（図２）。しきい値制
御用不純物領域１３を形成する。注入エネルギーは３０
〜５０ｋｅＶ、注入量は１×１０12〜１×１０13cm-3程
度である。
ＯＳトランジスタＴ３のチャンネル部分には、しきい値
制御のボロンのイオン注入を行い（図２）。しきい値制
御用不純物領域１３を形成する。注入エネルギーは３０
〜５０ｋｅＶ、注入量は１×１０12〜１×１０13cm-3程
度である。
【００１５】次に、図３に示されているように転送ＭＯ
ＳトランジスタＴ３のチャンネル部分をレジスト１４で
被い、続いてリンまたはヒ素等の基板またはウェルと反
対導電型の不純物をイオン注入する。注入エネルギー
は、５０ｋｅＶ〜１ＭｅＶ、注入量は１×１０12〜１×
１０13cm-3程度である。
ＳトランジスタＴ３のチャンネル部分をレジスト１４で
被い、続いてリンまたはヒ素等の基板またはウェルと反
対導電型の不純物をイオン注入する。注入エネルギー
は、５０ｋｅＶ〜１ＭｅＶ、注入量は１×１０12〜１×
１０13cm-3程度である。
【００１６】低濃度ウェル領域１２が存在することによ
り、トランジスタのしきい値電圧の基板バイアス特性
は、図７のプロットＰ２に示されているように濃度が高
いときの特性Ｐ１より小さくなり、しきい値の基板バイ
アス依存性は小さくなる。これにより、データビット書
き込み時のノードＮ１，Ｎ２の電圧の低下を防止でき、
良好な書き込み特性が得られる。
り、トランジスタのしきい値電圧の基板バイアス特性
は、図７のプロットＰ２に示されているように濃度が高
いときの特性Ｐ１より小さくなり、しきい値の基板バイ
アス依存性は小さくなる。これにより、データビット書
き込み時のノードＮ１，Ｎ２の電圧の低下を防止でき、
良好な書き込み特性が得られる。
【００１７】第２実施例 図５は本発明の第２実施例を説明する図である。第２実
施例では、第１実施例において転送トランジスタＴ３の
チャンネル部分にのみ注入した第２導電型の不純物を、
ディジットコンタクト１０直下にも注入し、低濃度ウェ
ル領域１２を拡大したものである。この構造をとること
により、ディジット線Ｄにつくディジットコンタクトの
拡散容量が減少したので、より高速のＳＲＡＭ動作を実
現できる。
施例では、第１実施例において転送トランジスタＴ３の
チャンネル部分にのみ注入した第２導電型の不純物を、
ディジットコンタクト１０直下にも注入し、低濃度ウェ
ル領域１２を拡大したものである。この構造をとること
により、ディジット線Ｄにつくディジットコンタクトの
拡散容量が減少したので、より高速のＳＲＡＭ動作を実
現できる。
【００１８】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は転送ＭＯＳトランジスタの基板バイアス効
果によるしきい値上昇を低減したため、良好な書き込み
特性を実現でき、ＳＲＡＭの動作速度を向上させられる
という効果を得られる。
体記憶装置は転送ＭＯＳトランジスタの基板バイアス効
果によるしきい値上昇を低減したため、良好な書き込み
特性を実現でき、ＳＲＡＭの動作速度を向上させられる
という効果を得られる。
【図１】本発明の第１実施例を説明する断面図である。
【図２】第１実施例の第１工程を示す断面図である。
【図３】第１実施例の第２工程を示す断面図である。
【図４】第１実施例の第３工程を示す断面図である。
【図５】本発明の第２実施例を示す断面図である。
【図６】ＳＲＡＭのセルを示す回路図である。
【図７】基板バイアス効果のしきい値に対する影響を示
すグラフである。
すグラフである。
Ｔ１，Ｔ２ 駆動ＭＯＳトランジスタ Ｔ３，Ｔ４ 転送ＭＯＳトランジスタ Ｚ１，Ｚ２ 負荷素子 Ｇ 接地電位 ＶDD 電源電圧 Ｗ ワード線 Ｄ，ＣＤ ディジット線 １ シリコン基板 ２ Ｐウェル ３ 素子分離酸化膜 ４ 駆動ＭＯＳトランジスタ ５ 転送ＭＯＳトランジスタ ６ ゲート酸化膜 ７ ゲート電極 ８ 接地配線 ９ ＴＦＴ １０ ディジットコンタクト １１ アルミニウム配線 １２ 低濃度ウェル領域 １３ しきい値制御用不純物領域 １４ レジスト
Claims (2)
- 【請求項１】 第１導電型の半導体中に形成され負荷素
子と１対のインバータから成るフリップフロップを形成
する１対の第２導電チャンネル型駆動トランジスタと、
１対の第２導電チャンネル型駆動トランジスタのドレイ
ンと１対のディジット線間に接続され上記第１導電型の
半導体中に形成された１対の第２導電チャンネル型転送
トランジスタとを有する半導体記憶装置において、上記
１対の第２導電チャンネル型転送トランジスタのチャン
ネル直下に第１導電型不純物を導入した低濃度第１導電
型ウェル領域を形成したことを特徴とした半導体記憶装
置。 - 【請求項２】 上記低濃度第１導電型ウェル領域は第２
導電チャンネル型転送トランジスタとディジット線との
コンタクト領域直下に拡大されている請求項１記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356071A JP2743672B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356071A JP2743672B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175462A JPH05175462A (ja) | 1993-07-13 |
| JP2743672B2 true JP2743672B2 (ja) | 1998-04-22 |
Family
ID=18447181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356071A Expired - Fee Related JP2743672B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743672B2 (ja) |
-
1991
- 1991-12-20 JP JP3356071A patent/JP2743672B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175462A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |