KR0151659B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법

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KR0151659B1
KR0151659B1 KR1019950020396A KR19950020396A KR0151659B1 KR 0151659 B1 KR0151659 B1 KR 0151659B1 KR 1019950020396 A KR1019950020396 A KR 1019950020396A KR 19950020396 A KR19950020396 A KR 19950020396A KR 0151659 B1 KR0151659 B1 KR 0151659B1
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다까시 호리
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모리시다 요이치
마쯔시다 덴끼 산교 가부시끼가이샤
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Abstract

반도체 기판 위에 용량부와 전극을 설치한다. 용량부에 전도 캐리어 2개의 저장영역을 설치한다. 각 저장영역 사이에 다중 터널구조의 제1 장벽영역을 형성하고, 저장영역과 반도체 기판, 전극 사이에 제2 장벽영역을 설치한다. 제1 장벽영역은 2개의 터널 장벽과 그 사이의 낮은 장벽영역으로 이루어진다. 각 저장영역 사이에 전도 캐리어를 이동시키고, 분극 특성을 이용하여 메모리로 하는 경우, 높은 전압에서는 전도 캐리어의 이동확률이 매우 높고, 낮은 전압에서는 전도 캐리어의 이동확률이 상승적으로 작아진다. 이로써, DRAM과 플래시EEPROM의 메모리 기입, 소거, 읽어내기 특성의 장점을 공유할 수 있다.

Description

반도체 장치 및 제조방법
제1도는 제1 실시예에 관한 반도체 장치의 단면도와 전자 위치 에너지의 분포를 나타내는 도면.
제2도는 제1 실시예에 관한 반도체 장치의 전극에 플러스와 마이너스의 전압을 인가한 경우의 전자 위치 에너지의 분포를 나타내는 도면.
제3도는 제1 실시예에 관한 반도체 장치의 분극과 전계의 관계를 나타내는 도면.
제4도는 각종의 반도체 장치에서 기억전하의 이동에 따르는 전류 It와 외부인 가전압 Va의 관계를 시뮬레이션한 결과의 그 전하 위치 에너지의 분포 모드를 나타내는 도면.
제5도는 제1 실시예에 관한 MISFET 반도체 장치의 단면도와 전자 위치 에너지의 분포를 나타내는 도면.
제6도는 제2 실시예에 관한 MISFET 반도체 장치의 드레인 전류Id와 게이트 전압Vg의 관계를 나타내는 특성도.
제7도는 제2 실시예에 관한 반도체 장치 제조공정에서 구조 변화를 나타내는 단면도.
제8도는 제3 실시예에 관한 반도체 장치의 단면도.
제9도는 제4 실시예에 관한 반도체 장치 제조공정의 구조 변화를 나타내는 단면도.
제10도는 제4 실시예에 관한 반도체 장치의 기본적인 구조를 나타내는 단면도와 낮은 장벽영역의 구조가 제1, 제2 경우일 때 전자 위치 에너지의 분포를 나타내는 단면도.
제11도는 제4 실시예의 낮은 장벽영역 구조가 제1 경우일 때 전극을 각각 플러스, 마이너스의 전압을 인가한 경우의 전자 위치 에너지 분포를 나타내는 도면.
제12도는 제4 실시예의 낮은 장벽영역 구조가 제2 경우일 때 전극에 각각 플러스, 마이너스의 전압을 인가한 경우의 전자 위치 에너지의 분포르 나타내는 도면.
제13도는 제5 실시예에 관한 반도체 장치의 기본적인 구조를 나타내는 단면도와 낮은 장벽영역의 구조가 제1, 제2의 경우일 때 전자 위치 에너지의 분포를 나타내는 도면.
제14도는 제6 실시예에 관한 장치의 단면도.
제15도는 제7 실시예에 관한 반도체 장치의 기본적인 구조를 나타내는 단면도와 낮은 장벽영역의 구조가 제1, 제2의 경우일 때의 전자 위치 에너지 분포를 나타내는 도면.
제16도는 제7 실시예의 낮은 장벽영역 구조가 제1 경우일 때 전극에 각각 플러스, 마이너스의 전압을 인가한 경우의 전자 위치 에너지 분포를 나타내는 도면.
제17도는 제7 실시예의 낮은 장벽영역 구조가 제2 경우일 때 전극에 각각 플러스, 마이너스의 전압을 인가한 경우의 전자 위치 에너지 분포를 나타내는 도면.
제18도는 제7 실시예에 관한 반도체 장치의 분극과 전계의 관계를 나타내는 특성도.
제19도는 제8 실시예에 관한 반도체 장치의 단면도.
제20도는 제8 실시예에 관한 반도체 장치의 드레인 전류 Id와 게이트 전압Vg의 관계를 나타내는 특성도.
제21도는 제8 실시예에 관한 반도체 장치의 제조공정 구조 변화를 나타내는 단면도.
제22도는 제9 실시예에 관한 반도체 장치의 단면도.
제23도는 제9 실시예에 관한 반도체 장치의 제조공정 구조 변화를 나타내는 도면.
제24도는 종래 공보에 기재된 반도체 장치의 개략을 나타내는 사시도.
제25도는 종래 공보에 기재된 반도체 장치의 전자 위치 에너지 분포를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 6 : 전극
7 : 전도 캐리어 공급원 10 : 용량부
12 : 낮은 장벽영역 13a, 13b : 터널 장벽
14 : 제1 장벽영역 15 : 제2 장벽영역
16 : 측벽 33 : 절연막
[발명의 배경]
본 발명은 정보기억기능을 갖는 반도체 장치와 그 제조방법에 관한 것으로, 특히 다시 쓰기, 읽어 내기, 기억유지 등의 기능 향상 대책에 관한 것이다.
종래부터 반도체를 이용하여 정보를 기억하는 장치(소위 반도체 메모리)의 하나로 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다. 대표적인 DRAM의 단위기억소자(메모리셀)은 1개의 축적용량과 1개의 스위칭 MOS(Metal-Oxide-Semiconductor)FET로 이루어지고, 선택된 메모리셀의 축적용량에 축적된 전하 상태에 대응하는 전압을 비트선에서 디지털신호의 0 혹은 1로 끄집어내 기억데이터를 읽어 낸다. DRAM의 기억데이터는 전원을 끊으면 순식간에 사라져 버리는 즉 휘발성을 갖는다. 또, 한번 읽어내면 꺼져 버리는 파괴 읽어내기이기 때문에, 리플래시 동작(읽어낸 데이터를 다시 기입하는 동작)이 필요하다.
한편, 전원을 끊어도 기억하고 있던 데이터가 유지되고 있는 것을 특징으로 하는 비휘발성 메모리로서 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory) 등이 있다. 대표적인 플래시 EEPROM의 메모리셀은 제어 게이트 전극과 반도체 기관 사이에 부유 전극을 갖는 소위 스택트 게이트(Stacked gate)구조 1개의 MOSFET로 이루어지고, 이 부유 게이트에 축적된 전하량에 따른 MOSFET의 임계치 변화로 데이터를 기억한다. 데이터를 기입하기에는 드레인 영역에 고전압을 인가하여 발생한 핫캐리어가 게이트 산화막의 에너지 장벽을 넘음으로써, 혹은 게이트 산화막에 고전계를 인가하여 F-N(Fowler-Nordheim)터널 전하를 흐르게 함으로써, 전하(일반적으로는 전자)를 반도체 기판에서 부유 게이트에 주입한다. 데이터 소거는 상기와 반대 방향의 고전계를 게이트 산화막에 인가하여 부유 게이트에서 반도체 기판으로 전하를 F-N터널에 의해 뽑아 냄으로써 행한다. 플래시 EEPROM은 DRAM의 다양한 리플래시 동작이 불필요한 반면, DARM에 비해 데이터 기입과 소거에 필요한 시간이 매우 같다.
그 외 비휘발성 메모리로서 NV-DRAM(Non-Volatile DRAM)이 있고, 대표적인 NV-DRAM의 메모리셀은 게이트 절연막으로 강유전체막을 이용한 1개의 MFS(Metal-Ferrodielectric-Semiconductor)FET으로 이루어지고, 이 강유전체막의 이온분극 상태를 전계인가 방향에 따라 변화시킴으로써, 이 MESFET의 임계치를 변화시켜 데이터를 기억하는 것이다. 또, 예를 들면 일본국 특개평 4-97564호 공보에 개시되는 바와 같이, 상기 강유전체막이 이온분극을 마치 전자쌍극자에 의한 분극으로 바꿔 놓은 반도체 장치가 있다. 이것은 제24도와 제25도에 나타나는 바와 같이 절연막 장벽 사이에 설치된 복수의 활성영역이 상기 강유전체막의 단위결정 격자에 각각 대응하고, 인가전계에 따라 이 각 활성영역안에 설치된 터널장벽을 통해 전도 캐리어가 오감으로써, 이 전도 캐리어를 일부에만 있게 하여 데이터를 기억하도록 구성하고 있다. 이들 NV-DRAM은 분극의 메모리 효과로 본질적으로 비휘발성이지만, DRAM과 같이 파괴 읽어내기이므로, 읽어내기하 때는 리플래시 동작이 필요하다.
일반적으로 고속화, 저소비 전력화, 휴대화·소형화가 요구되는 장래 전자기기에 적용하기에 이상적인 반도체 메모리는 DRAM과 플래시 EEPROM의 이점을 양자 병합시켜 갖는 것이다. 즉, 아래 기재한 요건,
(a) DRAM에서 플래시 EEPROM에 없는 이점으로, 데이터를 읽어나는 것은 물론이고 데이터의 기입·소거에 대해서도 수100N초 혹은 그 이하의 시간에 고속으로 행할 수 있는 것.
(b) 마찬가지로, DRAM에서 플래시 EEPROM에 없는 이점으로, 10년 동안(10년은 산업상·공업상 일반적인 목표) 과감한 결정없이 데이터를 다시 쓸 수 있을 만큼 최대로 다시 쓰기 회수를 갖고 있는 것.
(c) 플래시 EEPROM에서 DRAMDP 없는 이점으로, 어떤 위치에 캐리어가 존재하면 이 캐리어를 이 위치에서 유실시키려고 하는 방향의 전계를 내부 발생하지만, 이 전계아래에서도 일단 기억한 데이터를 전원없이 10년간 계속 유지할 수 있는 것.
(d) 마찬가지로, 플래시 EEPROM에서 DRAMDP 없는 이점으로, 저소비 전력의 관점에서 가능하면 파괴하지 않고 읽어내는 것, 즉 데이터 읽어내기할 때마다의 리플래시 동작이 불필요한 것을 충족시킬 필요가 있다.
일반적으로, 최근의 비휘발성 메모리는 두께 10nm정도의 게이트 절연막을 갖는 MIS형 반도체 장치를 이용하고 있고, 그 절연막 영역 중에 적어도 1012개/㎠ 오더의 캐리어를 존재시키는지 아닌지에 따라 데이터를 기억하는 방식을 갖고 있다. 이에 따르는 캐리어의 이동은 일반적으로 절연막 영역 중에 설치된 장벽을 터널시킴으로써 행하고 있고, 이 때 전류를 It로 하면, 상기 요건(a)~(d)는 더 구체적으로 각각 아래와 같이 바꿔 말할 수 있다.
(A) 다시 쓰기·소거할 때는 1A/㎠정도의 큰 전류 It가 필요하다. 이에 덧붙여, 소비전력이나 집적회로설계등의 관점에서 필요한 인가전압(소위 기입전압)이 커도 ±20V정도나 그 이하가 바람직하다.
(B) 적어도 1016회 이상(파괴 읽어내기하지 않는 경우에는 2~3자리수 작아도 좋고, 예를 들면 1014회 이상) 다시 쓰기가 가능해야만 한다.
(C) 데이터를 유지할 때, 캐리어 존재에 의한 발생전계에 상당하는 곳의 적어도 ±0.5V에서 ±1V의 전압범위내에 전류 It가 약 10-16A/㎠이하의 매우 작은 값이 필요하다.
(D) 파괴 읽어내기 하지 않기 위해서는 그 전압범위안에 기입할 때 등의 실용적인 동작전압범위, 예를 들면 적어도 ±1V에서 ±2V 정도인 것이 바람직하다(동작 전압범위의 크기 이외는 상기(C)와 같고, 결과적으로 상기(C)의 부수적인 요건이 된다).
이상과 같이 이상적인 터널 장벽은 거의 15자리 이상에 걸쳐 그 저항값이 가변인 동시에 낮은 전계 아래에서는 절연체와 같은 고저항값을 갖는 등의 엄격한 조건을 충족시킬 필요가 있다. 그 때문에, 종래 기술에서 이상이 요건 모두를 충족시키는 반도체 메모리는 말할 것도 없고, 상기 요건(A) 혹은 (B)와 (C)만을 충족시키고 있는 비휘발성 반도체 메모리도 존재하지 않는다. DRAM은 파괴 읽어내기를 하기 때문에 데이터를 읽어낼 때마다 리플래시 동작이 필요할 뿐 아니라, 축적용량에 축적된 전하가 서서히 누설하여 손실되기 때문에, 데이터 읽어내기를 전혀 행하지 않는 경우에도 어느 정도 시간(소위 리플래시 시간으로 일반적으로 1m 초에서 100m 초 동안)마다 리플래시 동작이 필요하다. 따라서, 데이터가 휘발성일 뿐 아니라 소비전력이 큰 결점이 있다.
한편, 플래시 EEPROM등은 전원을 끊어도 데이터가 유지되는 데다, 리플래시 동작도 불필요한 이점을 갖는 반면, 이 반도체 장치의 내부, 특히 이 게이트 산화막에 매우 큰 전계(일반적으로 10MV/cm정도 혹은 그 이상이고 실리콘 산화막의 최대 유전파괴전계 가까이까지 이른다)를 인가할 필요가 있기 때문에, 신뢰성 확보가 어렵고 다시 쓰기 회수가 최대 104회에서 105회 정도로 억제된다. 또, 상기 신뢰성과 드레인 오프의 관계로 기입하지 않고 소거할 때의 인가 전계와 전류에는 일정한 상한이 존재하고, 이에 대응하여 데이터 기입과 소거에 필요한 시간은 일반적인 DRAM수 10n초에 비해 매우 길다(대표적인 기입과 소거기간은 각각 수 10μ초와 수 10m초)고 하는 결점을 갖는다.
게다가, 플래시 EEPROM은 스택트 게이트 구조 때문에 그 용량 커플링비에 따른 큰 기입전압과 소거전압이 필요하다. 예를 들면 제4도의 E4타입이 에너지 레벨 특성을 갖는 두께 8nm의 게이트 산화막을 갖는 스택트 게이트형 플래시 EEPROM의 경우에는 기입 또는 소거에 15V에서 20V 정도의 고전압을 인가할 필요가 있다. 그 때문에, 집적회로 메모리소자로 하기에는 상기 고전압 발생회로등이 따로 필요해지는 폐해와 동시에, 전압이 높은 만큼 더 전력을 소비하게 된다. 또, 대표적인 핫캐리어에 의한 데이터 기입 방식으로는 핫캐리어의 부유 게이트로 주입하는 효율이 그다지 크지 않기 때문에 기입할 때 더 많은 전력을 소비하는 결점을 갖는다.
또, 대표적인 NV-DRAM인 MFSFET에 관해서는 그 강유전체의 재료자체가 갖는 문제가 커서, 현시점까지 실재 이용하지는 않는다. MFSFET에 이용하는 경우에 요구되는 수100nm이하의 막두게까지 강유전체막을 얇게 하기 시작하면, 상기 이온분극의 정도가 실용상 불충분할 정도로 작아져 버리는 경향, FET로 실용상 충분한 정도로 안정하고 양호한 반도체의 계면을 얻은 것이 매우 곤란한 것. 반응성이 높은 재료가 많기 때문에 막을 형성하기 전후에 공정이 현저하게 제한되는 것, 다시 쓰기 회수에 따라 상기 이온분극의 정도가 약해지는 소위 막피로(대표적인 최대 다시 쓰기 회수는 겨우 1010회 정도)와 막 절연 파괴동 많은 문제가 뿌리깊게 존재한다.
한편, 일본국 특개평 4-97564호 공보에 기재된 반도체 장치에 관해서는 제22도와 제23도 또는 이 공보중의 특허 청구 범위에 나타나는 바와 같이, 그 절연막 장벽 중에 상기 강유전체막이 단위결정격자에 각각 대응하는 듯한 복수의 활성영역이 존재하고, 또 이 각활성영역안에 각각 1개의 터널장벽이 존재하고 있다. 그러나, 특히 후자의 특징에서 이 반도체 장치는 이상적인 반도체 메모리에 관한 상기 요건을 만족시키는 것이 곤란하다. 제4도의 E1타입 에너지 레벨 특성은 상기 공보에 나타나는 구조를 갖고 가장 단순한 활성영역이 1개뿐만인 경우에 대해 설명하는 것으로, 활성영역을 양 쪽에서 둘러싸는 주위 장벽영역은 그 내부에 존재하는 전도 캐리어가 직접 터널등에서 외부에 누설하지 않도록 두께 6nm정도로 하고, 직접 터널이 일어나는 두께 3nm정도의 터널 장벽에 대해 그 에너지 장벽 ΔEt가 1.4eV와 3.2eV 두가지 경우의 예를 나타냈다. 같은 도면에서 현재하는 장벽 중에서는 꽤 높은 부류에 속하는 3.2eV의 경우조차도 데이터 유지할 때의 저전압 범위에서 전류It가 극단적으로 크고 상기 요건(C)와 (D)를 동시에 충족시키는 것은 매우 곤란하다. 같은 도면에서 알 수 있듯이, 더 낮은 1.4eV 장벽의 경우에는 데이터를 유지할 때 저전압영역의 전류It가 더 커진다. 이와 같은 저전압영역에서는 직접 터널에 의한 전류가 지배적이지만, 그 한편에는 고속으로 다시 쓰기를 행하는 10-2A/cm2이상의 영역에서는 상기 터널장벽막에 거의 10MV/cm 가까운 고전계가 인가되어 있고, F-N 터널 전류성분이 매우 지배적으로 된다. 즉, 직접터널이 일어나는 것과 같은 얇은 터널 장벽의 경우에서도 고속으로 다시 쓸 때는 플래시 EEPROM과 거의 같은 정도의 고전계가 그 터널 장벽에 인가되는 것을 같은 도면에서 읽어낼 수 있다. 그 때문에, 플래시 EEPROM과 같이 상기 공보의 반도체 장치에서는 최대의 다시 쓰기 회수가 본질적으로 제한되는 등 상기 요건(B)를 충족시키는 것도 곤란하다. 또, 이상의 결론은 터널장벽의 두께, 에너지 장벽 ΔEt 및 주위 장벽영역의 두께 등이 상기 예에서 이용한 값 이외일 때도 본질적으로 변하지 않는다. 또, 이상은 활성영역이 1개뿐인 단순한 경우를 예로 들어 설명하였지만, 복수의 활성영역을 갖는 경우에 대해서도 완전히 길다고 말할 수 있다. 이상 정리하면, 상기 공보의 반도체 장치는 상기 요건이 적어도 (A)를 충족시키는 것은 곤란하다. 또, 요건(B)를 충족시키는 것도 곤란하고, 또 요건(C)와 (D)를 동시에 충족시키는 것도 곤란하다. 또, 제22도와 제23도 또는 이 공보중의 특허청구범위에도 나타나는 바와 같이, 상기 공보에 기재된 반도체 장치는 전자쌍극자에 따른 분극효과를 이용하는 성질상, 그 절연막 장벽 중에 존재하는 활성영역은 반드시 복수일 필요가 있다. 그 때문에, 이 반도체 장치 장벽영역의 두께는 예를 들면 주위장벽영역과 터널장벽(3)의 두께를 각각 상술한 예와 같이 6nm과 3nm으로 하면 활성영역이 가장 작은 2개 혹은 3개인 경우에도 각각 24nm과 32nm이나 그 이상의 값으로 된다. 또 이상이 시험계산으로는 활성영역내의 낮은 장벽영역의 두께를 포함하고 있지 않기 때문에, 실제 장벽영역은 더 두껍다. 현재 혹은 가까운 장래의 MIS형 비휘발성 메모리에서는 미세화·고집적화 등을 실현할 필요성에서 그 게이트 절연막은 10nm정도로 얇은 것을 감안하면, 상기 공보에 기재된 반도체 장치의 절연막 영역은 꽤 두껍고 고집적회로 장치에는 분질적으로 맞지 않는다.
[발명의 개요]
본 발명의 목적은 저소비 전력화로 안정하고 고속으로 정보기억 혹은 처리를 행하는 반도체 장치 및 그 제조방법을 제공함에 있고, 특히 상기 문제점에 감안하여, 적어도 상기 요건(A)와 (C)를 동시에 충족시키고, 더 바람직하게는 모든 요건(A)와 (C)를 동시에 충족시키고, 더 바람직하게는 모든 요건(A)~(D)를 동시에 충족시킬 수 있는 반도체 메모리장치 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치는 아래 설명하는 바와 같이, 다중 터널구조를 갖는 장벽을 통해 저장영역에서 전도캐리어를 출입시키는 기능을 갖고 있다.
제1 반도체 장치는 전도 캐리어를 저장하기 위한 적어도 하나의 전도캐리어 저장부를 구비한 반도체 장치에서, 상기 전도 캐리어 저장부를 전도캐리어의 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 적어도 2개의 저장영역과, 상기 각 장벽 영역 사이에 끼워 설치되고, 상기 전도 캐리어 공급원에서 공급되는 전도 캐리어가 안정하게 존재할 수 있는 낮은 에너지 준위를 갖는 적어도 하나의 저장영역으로 구성하는 동시에, 상기 각 장벽영역 중 적어도 한쪽을 전도 캐리어의 터널링에 의한 통과가 가능한 에너지 준위를 갖는 적어도 2개의 터널 장벽과, 이 각 터널 장벽 사이에 끼워 설치되고 상기 터널장벽보다 낮은 에너지 준위를 갖는 적어도 2개의 낮은 장벽영역으로 이루어짖는 다중 터널구조를 갖도록 구성되어 있다.
이 구성으로 전도 캐리어 저장부에서 전도 캐리어가 저장영역에 유지되면, 전도 캐리어 저장부의 장벽영역을 구성하는 유전물질의 분극특성을 이용하여, 저장영역의 전도 캐리어 존재 여부 즉 정보 읽어내기가 가능해진다. 또, 다중 터널구조를 갖는 장벽영역을 통해 저장영역과 외부 사이에서 전도 캐리어를 이동시키는 경우, 이 장벽영역의 에너지 준위에 상당하는 전압이하의 전압을 인가하는 것만으로 전도 캐리어의 이동이 억제된다. 따라서, 정보의 기입, 소거를 위한 전압은 낮아도 되고, 높은 신뢰서을 유지하면서 매우 많은 회수의 정보를 다시 쓸수 있게 된다.
한편, 전도 캐리어가 저장영역에 존재하고 있는 상태에서 정보를 읽어내는 경우, 전도 캐리어 저장영역에 낮은 전압을 인가하면, 다중 터널구조를 갖는 장벽영역을 통해, 저장영역에 있는 전도 캐리어의 일부가 외부로 이동하려고 하지만, 복수이 터널 장벽을 넘는 확률은 단일의 터널 장벽을 넘는 확률을 곱한 값으로 되기 때문에, 매우 적은 전도 캐리어 이동이 생길 뿐이다. 즉, 비파괴읽어내기가 가능해지고, 장기간의 데이터유지가 가능해진다.
제2 반도체 장치는 상기 제1 반도체 장치에서 상기 전도 캐리어 저장부에 설치되는 저장영역에 개수를 1개로 하고, 장벽영역의 개수를 2개로 하고, 상기 2개의 장벽영역 중 한쪽만 상기 다중 터널구조를 갖게 하고, 다른쪽은 다중 터너구조를 갖지 않도록 구성되어 있다.
이런 구성으로, 전도 캐리어 저장부 전체의 막두께가 매우 얇아지고, 미세하고 집적도가 높은 반도체 장치를 구성하는 것이 가능해진다.
제3 반도체 장치는 상기 제1 반도체 장치에서 상기 전도 캐리어 저장부에 설치되는 저장영역의 개수를 2개로 하고, 장벽영역의 개수를 3개로 하고, 적어도 상기 각 저장영역 사이의 장벽영역이 다중 터널구조를 갖도록 구성되어 있다.
이 구성으로, 전도 캐리어 저장부에 형성된 2개의 저장영역상호간에는 다중 터널구조를 갖는 장벽영역이 형성되어 있으므로, 전도 캐리어가 존재하는 저장영역의 변화에 따르는 분극 특성 변화를 이용하여 상술한 제1 반도체 장치의 작용을 얻을 수 있다.
제4 반도체 장치는 상기 제3 반도체 장치에서 상기 각 저장영역이 서로 대향하는 면과 반대 쪽 면에 인접하는 2개의 장벽영역을 다중 터널구조를 갖지 않도록 구성한 것이다.
이 구성으로 전도 캐리어 저장부의 양 끝이 다중 터널구조가 아닌 장벽영역에 구성되어 있으므로, 일단 저장영역에 도입된 전도 캐리어는 이 장벽영역을 넘어 외부에 유실되어 잃는 일은 거의 없고, 매우 장기간의 데이터유지가 가능해진다.
제5 반도체 장치는 상 제1~제4 반도체 장치에서 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역을 양측 터널 장벽 중 한쪽 터널장벽 입사파와 다른쪽 터널 장벽 반사파의 위상이 거의 일치하도록 구성한 것이다. 상기 다중 터널 구조를 갖는 장벽영역안의 낮은 장벽영역을 전도 캐리어의 드·브로이 파장과 같은 정도 또는 그 이하의 두께를 갖는 박막재료로 구성할 수 있다. 또, 상기 다중 터널 구조를 장벽영역 안의 낮은 장벽영역을 상기 저장영역의 에너지 준위보다 소정값만큼 높은 에너지 준위를 갖는 박막재료로 구성할 수 있다.
이들 구성으로 다중 터널구조를 갖는 장벽영역을 전도 캐리어가 통과할 때, 낮은 장벽영역에서 입사파와 반사파의 위상이 거의 일치함으로써, 소위 공명 터널링이 생긴다. 따라서, 전도 캐리어 저장부에 인가되는 전압이 일정한 낮은 값이어도 이장벽영역을 전도 캐리어가 통과할 확률이 거의 「1」이 되고, 정보의 기입, 소거를 위한 전압을 매우 낮게 설정할 수 있게 된다. 그리고, 이것으로 신뢰성이 더 향상하고, 다시 쓰기 회수가 현저하게 향상하게 된다.
상기 제1~제4 반도체 장치에서 상기 전도 캐리어 저장부 안에 캐리어 공급원을 설치할 수 있다.
상기 제1~제4 반도체 장치에서 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 반도체 기판의 표면 영역에 형성되어 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 설치하고, 상기 전도 캐리어 저장부를 메모리부로서 기능하도록 구성할 수 있다.
또, 제1~제4 반도체 장치에서, 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 전도 캐리어 저장부의 양끝 부근의 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하는 것으로 하고 상기 전도 캐리어 저장부를 메모리부로 기능하도록 구성할 수 있다.
이들 구성으로 반도체 장치가 장기간에 걸쳐 데이터를 고속으로 다시 쓸 수 있고 다시 쓰기가 가능한 회수가 매우 많은 플래시 EEPROM으로 기능하게 된다.
상기 제2 반도체 장치에서 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 설치하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어양에 대응시켜 정보의 기억, 처리를 행하도록 구성한 것이다.
상기 제3, 4 반도체 장치에서 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 반도체 기판의 표면영역에 형성되고 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 설치하고, 상기 전도 캐리어 저장부의 내부에서 상기 전도 캐리어가 상기 2개의 저장영역으로 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성할 수 있다.
상기 제2 반도체 장치에서, 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 전도 캐리어 저장부의 양끝 부근 아래 쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 설치하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어양에 대응시켜 정보의 기억, 처리를 행하도록 구성할 수 있다.
상기 제3, 제4 반도체 장치에서 상기 전도 캐리어 저장부를 반도체 기판 위에 형성하고, 상기 전도 캐리어 저장부이 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 설치하고, 상기 전도 캐리어 저장부의 내부에서 상기 전도 캐리어가 상기 2개의 저장영역에 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성할 수 있다.
이들 구성으로 기억 가능한 정보의 종류가 다양해지고, 혹은 아날로그 정보의 기억, 읽어내기 등이 가능해지고, 반도체 장치의 적용분야가 확대된다.
상기 2개의 소스·드레인 영역 중 적어도 한쪽을 상기 전도 캐리어 저장부와 소정 간격을 두어 형성하고, 상기 전도 캐리어 저장부의 상기 소스·드레인 영역과 소정 간격을 둔 측부에 또 상기 간격의 치수보다 얇게 형성된 절연막 측벽과, 상기 절연막 측 벽에서 소스·드레인 영역에 걸친 반도체 기판 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위에 게이트 전극을 설치하고, 상기 게이트 전극을 상기 캐리어 저장부 위의 게이트 전극과 공통인 도전성부재로 구성해도 좋다.
이 구성으로, 전도 캐리어 저장부를 구비한 기억용 MISFET의 측방(또는 양측방)에 선택용 MISFET가 형성되어 있으므로, 반도체 장치의 집적도를 높게 한 경우에도 디스터브(disturb) 현상이 방지된다. 이 때, 기억용 MISFET와 선택용 MISFET로 게이트 전극을 공유시키는 구조로 함으로써, 집적도를 높게 할 수 있고, 특히 다중 터널구조를 갖는 장벽영역을 내장한 적어도 전도 캐리어 저장부를 메모리셀로 이용하는 경우에 적합한 구조가 된다.
상기 제1~제4 반도체 장치에서, 상기 전도 캐리어 저장부를 상기 DRAM에 메모리셀의 용량 전극과 플레이트 전극 사이에 끼워 설치하고, 메모리부로서 기능하도록 구성할 수 있다.
또, 상기 전도 캐리어 저장부의 터널 장벽을 SiO2의 박막으로 구성한 경우에는, 상기 전도 캐리어 저장영역과 낮은 장벽영역을 Si의 박막으로 구성할 수 있다. 상기 전도 캐리어 저장부의 터널 장벽을 Si3N4의 박막으로 구성한 경우에는 상기 전도 캐리어 저장영역과 낮은 장벽영역을 Si의 박막으로 구성할 수 있다. 그 어느 경우에도 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 비정질 Si의 박막으로 구성할 수 있다.
게다가, 상기 전도 캐리어 저장부의 터널 장벽을 ALAs의 박막으로 구성한 경우에는 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 GaAs의 박막으로 구성할 수 있다. 상기 전도 캐리어 저장부의 터널 장벽을 GaAlAs의 박막으로 구성한 경우에는, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 GaAs의 박막으로 구성할 수 있다.
상기 전도 캐리어 저장부의 터널 장벽을 SiO2의 박막으로 구성한 경우에는 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 SiC의 박막으로 구성할 수 있다.
상기 전도 캐리어 저장부의 터널 장벽을 GaAlN의 박막으로 구성한 경우에는 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 GaN의 박막으로 구성할 수 있다.
상기 전도 캐리어 저장부의 터널 장벽을 Si의 박막으로 구성한 경우에는, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 SiGe의 박막으로 구성할 수 있다.
상기 전도 캐리어 저장부의 터널 장벽을 단결정 반도체의 박막으로 구성하고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역을 상기 단결정 반도체 표면의 격자정수와 거의 같은 격자정수를 갖는 물질의 박막으로 구성할 수 있다.
또, 상기 목적을 달성하기 위해 본 발명 반도체 장치의 제조방법은 다중 터널구조를 갖는 장벽을 통해 저장영역에서 전도 캐리어를 출입시키는 기능을 갖는 반도체 장치를 제조할 수 있다.
제1 제조방법은 제1도전성 부재와 제2도전성 부재 사이에 복합층으로 이루어지는 전도 캐리어 저장층을 형성하기 위한 반도체 장치의 제조방법으로, 상기 전도 캐리어 저장층을 형성하는 공정에, 전도 캐리어의 이동에 대해 저항을 주는 높은 에너지준위를 갖는 제1 절연층을 형성하는 공정과, 상기 제1 절연층 위에 전도 캐리어의 저장이 가능한 낮은 에너지 준위를 갖는 제1 저장층을 형성하는 공정과, 상기 제1 저장층 위에 전도캐리어 이동에 대해 저항을 주는 높은 에너지의 준위를 갖는 제2 절연층을 형성하는 공정을 구비한다. 그리고, 상기 각절연층을 형성하는 공정중 적어도 어느 하나의 공정에서는 제1도전성부재의 에너지준위보다 높고 전도캐리어의 터널링에 의한 통과가 가능한 에너지준위를 갖는 터널절연층과, 이 터널 절연층 보다 낮은 에너지 준위를 갖는 낮은 장벽층을 교대로 형성하고, 또 최하부와 최상부가 터널절연층으로 이루어지는 다중터널구조를 갖는 층을 형성하는 방법이다.
제2 제조방법은 상기 제1 제조방법에서 상기 제1 절연층을 형성하는 공정에서는, 상기 다중 터널구조를 갖는 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 방법이다.
제3 제조방법은 제1 제조방법에서 상기 제1 절연층을 형성하는 공정에서는, 상기 다중 터널구조를 갖지 않는 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖는 절연층을 형성한다. 그리고, 상기 전도 캐리어 저장층을 형성하는 공정에 다시, 상기 제2 절연층 위에 전도 캐리어 저장이 가능한 낮은 에너지 준위를 갖는 제2 저장층을 형성하는 공정과, 상기 제2 저장층 위에 제3 절연층으로서 전도 캐리어 이동에 대한 저항을 주는 높은 에너지 준위를 갖고 상기 다중 터널구조를 갖지 않은 절연층을 형성하는 공정을 설치하는 방법이다.
제4 제조방법은 상기 제3 제조방법에서 상기 제1 절연층 형성공정보다 나중이고 상기 제2도전부재의 형성공정보다 앞서 전도 캐리어 공급원을 형성하는 공정을 설치하는 방법이다.
상기 각 제조방법에서도, 상술한 제1~제4 반도체 장치에 부가한 구성을 갖는 반도체 장치를 제조하는 방법으로 각 공정을 특유한 태양으로 행할 수 있다.
[실시예]
이하, 본 발명의 실시예에 대해 설명한다.
[제1실시예]
우선, 제1 실시예에 대해 제1도(a), (b), 제2도(a), (b), 제3도와 제4도를 참조하면서 설명한다.
제1도(a)는 제1실시예에 의한 복수의 터널 장벽을 갖는 반도체 장치의 구조를 나타내는 단면도이고, 제1도(b)는 이 장치의 전자 위치 에너지 분포를 나타내는 모식도이다. 제1도(a), (b)에서 부호 1은 Si단결정으로 이루어진 반도체 기판이고, 부호 6은 다결정 Si 막으로 이루어진 전극이고, 반도체 기판(1)과 전극(6) 사이에 2개의 용량부(10), (10)(전도 캐리어 저장부)가 설치되어 있다. 또, 이 예에서는 반도체 기판(1)의 소스·드레인 영역으로 되어 있지만, 반도체 기판 대신 전극이라도 좋다. 또, 반도체 기판(1)을 구성하는 반도체로 Si 이회의 Ge, GaAs등의 반도체를 사용해도 좋다. 각 용량부(10)는 전도 캐리어가 저장가능하게 구성된 2개의 저장영역(11a), (11b)와, 각 저장영역(11a), (11b) 사이에 있는 제1 저장영역(14)과, 상기 각 저장영역(11a), (11b)의 제 1장벽영역(14)에 인접하는 면과 대향하는 면에 인접하여 설치된 3개의 제2 장벽영역(15), (15)으로 이루어진다. 단, 이 예에서는 도면 중 중앙의 제2 장벽영역(15)은 용량부(10), (10)에 공급되어 있다. 더구나, 상기 제1 장벽영역(14)은 각 저장영역(11a),(11b)에 인접하는 2개이 터널장벽(13a), (13b)과, 이 각 터널 장벽(13a), (13b) 사이에 끼워 설치된 낮은 장벽영역(12)으로 이루어지고, 다중 터널구조를 갖고 있다. 또, 중앙의 제2 장벽영역(15)에는 전도 캐리어 공급원(7)이 형성되 있다.
이에, 제1도(b)에 나타나는 바와 같이, 저장영역(11a), (11b)은 각 제2 장벽영역(15)과 터널 장벽(13a), (13b)보다 전자 위치 에너지가 작은 반도체, 반절연체, 또는 금속으로 구성되고, 그 내부의 전도전자를 가둘 수 있게 구성되어 있다. 또, 낮은 장벽영역(12)도 제2 장벽영역(15)과 터널 장벽(13a), (13b)보다 작은 전자 위치 에너지를 갖고, 진성(眞性) 혹은 반진성 반도체, 반절연체, 또는 절연체로 구성되어 있다. 터널 장벽(13a), (13b)은 저장 영역(11a), (11b)보다 ΔEt만큼 큰 전자 위치 에너지를 갖는 반절연성 반도체, 반절연체, 또는 절연체로 구성된다. 이 예에서는 상기 제2 장벽영역(15)과 터널장벽(13a), (13b)은 SiO2막으로 구성되고, 저장영역(11a), (11b)과 낮은 장벽영역(12)는 비정질 Si로 구성되어 있다. 전도 캐리어(이 예에서는 전자)를 공급하기 위한 전도 캐리어 공급원(7)은 도면중 중앙의 제2 장벽영역(15)을 구성하는 SiO2막 안에 도너(donor)인 불순물 원자를 도입하여 형성되어 있다. 이 전도 캐리어 공급원(7)은 용량부(10) 내부에 설치하는 경우에는 제2 장벽영역(15), 터절장벽(13a), (13b), 저장영역(11a), (11b) 중 어느것, 또는 그 2개 혹은 3개의 조합, 또는 그 전부의 영역내부에 설치해도 좋다. 또, 캐리어 공급원(7)을 용량부(10)의 외부에 설치해도 좋다. 예를 들면, 반도체 기판(1)과 전극(6) 사이에 전계를 인가하고, 최초에만 F-N 터널 전류를 흐르게 하고, 용량부에 주입하면, 그 후는 그 전도 캐리어를 용량내부에 가두어 둘 수 있다. 그런 경우, 반도체 기판(1)(구체적으로 소스·드레인) 또는 전극(6)중 어느것이 전도 캐리어 공급원으로 기능하게 된다.
제1도(b)에 나타나는 예에서는 제2 장벽영역(15)의 내부에 캐리어 공급원(7)이 형성되어 있고, 여기서부터 각 용량부(10)에 전도전자가 공급된다. 이 반도체 장치의 사용중 전도전자는 저장영역(11a)과 (11b)중 어느것, 혹은 그 양쪽에 주로 존재한다. 터널 장벽(13a), (13b)은 인접하는 양측의 저위치 에너지영역 사이를 전자가 열유도방출이 아닌 주로 터널효과로 이동할 수 있을 정도로 그 에너지 장벽 ΔEt를 크게 그 막두께를 얇게 설정한다.
여기서, 상기 터널 장벽(13a), (13b)와, 낮은 장벽영역(12)과 저장영역(11a), (11b)에 이용하는 구체적인 재료 조합으로는 상기 제1 실시예의 SiO2와 Si 외에 예를들면 AlAs와 GaAs, GaAIAs와 GaAs, SiO2와 SiC, Si3N4와 Si GaAIN과 GaN, Si와 SiGe등을 생각할 수 있다. 일반적으로 각 저장영역(11a), (11b)은 같은 재료를 이용하는 경우가 많지만, 서로 달라도 좋고, 또 양영역의 막두께가 달라조 좋다. 일반적으로 낮은 장벽영역(12)과 저장영역(11a), (11b)의 위치 에너지는 서로 달라도 좋지만, 같아도 좋고, 또 양영역에 이용하는 재료도 같아도 좋다. 또, 일반적으로 복수의 터널 장벽(13a), (13b)의 각 층에 이용하는 재료와 막두께는 같은 경우가 많지만, 서로 달라도 좋다. 일반적으로는, 터널 장벽(13a), (13b), 각 제2 장벽영역(15)의 위치 에너지는 서로 달라도 좋지만, 같아도 좋고 이들의 영역에 이용하는 재료도 같아도 좋다. 또, 각 제2 장벽영역(15)의 두께는 서로 달라도 좋다. 구체적인 한 예를 나타내면, 각 제2 장벽영역(15)을 두께 5~30nm 정도의 SiO2막으로, 터널 장벽(13a), (13b)을 두께 2~5nm의 SiO2막으로, 낮은 장벽영역(12)과 저장영역(1a), (11b)를 두께 5~30nm정도의 비정질 Si막으로 각각 구성하고, 전도 캐리어 공급원(7)으로는 예를 들면 상기 저장영역(11a), (11b)을 구성하는 비정질 Si막 중에 도너 불순물 P원자를 첨가한 것을 이용한다.
상기 구성은 전도 캐리어가 전자의 경우이지만, 전자 대신 정공을 전도 캐리어로 이용해도 좋다. 이 경우, 전도 캐리어 공급원(7)으로는 도너 불순물 대신 억셉터 불순물(acceptor impurity)을 도입하여 형성한다. 이 예로는 제2 장벽영역(15)을 두께 5~30nm정도의 AlAs막으로, 터널 장벽(13a), (13b)을 두께 2~5nm 정도의 AlAS막으로, 낮은 장벽영역(12)과 저장영역(11a), (11b)을 두께 5~30nm 정도의 GaAs 막으로 각각 구성하고, 전도 캐리어 공급원(7)으로, 예를 들면 상기 제2 장벽영역(15)을 구성하는 AlAS막 중에 억셉터 불부순물인 Mg원자를 첨가한 것을 이용한다.
또, 제1도 (a), (b)에서는 각 용량부(10)의 제1 장벽영역(14)(다중 터널구조를 갖는 장벽영역)에 2개의 터널 장벽(13a), (13b)을 형성한 경우에 대해 설명하였지만, 각 제2 장벽영역(14)에는 터널 장벽을 적어도 2개 이상 설치하면 좋다. 즉, 터널 장벽은 3개이상 설치해도 좋고, 터널 장벽이 1개 증가할 때마다 낮은 장벽영역(12)을 1개 늘리게 된다. 또, 제1도(a), (b)에서는 2개의 용량부(10)가 2개인 경우에 대해 예시하였지만, 용량부(10)는1개 이상이면 좋고, 3개 이상 설치해도 좋다. 또, 용량부(10)가 1개만 존재하는 경우에 대해서는 나중의 실시예에서 설명하겠지만, 구조가 간소화되어 공정상 유리해지는 동시에, 예를 들면 이 용량부(10) 전체를 MIS형 반도체 장치의 절연층 또는 반절연층으로 바꿔 이용하는 경우에 이 절연층 또는 반절연층을 미세화·집적화한 다음 충분한 정도로 얇게 할 수 있는 특별한 이점을 갖는다. 또, 상기 실시예에서는 용량부(10) 안에 2개의 저장영역(11a), (11b)를 설치하였지만, 뒤에 서술하는 실시예와 같이 저장영역을 1개만 설치해도 좋고, 혹은 3개 이상 설치해도 좋다.
다음에, 본 발명의 제1 실시예에 의한 반도체 장치의 동작을 설명한다. 제1도 (a), (b)에 나타나는 각 용량부(10)에서 전도 캐리어 공급원(7)에서 발생한 전도 캐리어(이 예에서는 전자)는 주로 저장영역(11a), (11b) 중 어느 한쪽 또는 그 양쪽에 존재하고, 이 전도전자가 이 양저장영역(11a), (11b)에 분배되는 비율에 따라 정보를 표현, 기억할 수 있다. 전도전자는 상기 각 용량부(10)의 내부에 가둬지고, 열유도 방출등으로 제2 장벽영역(15)을 넘어 그 외부로 유실하여 잃지 않고, 이로써 정보의 유지, 기억을 행할 수 있다. 이 때문에, 예를 들면 제2 장벽영역(15)의 에너지 장벽을 저장영역(11a), (11b)에 대해 대강 1~1.5eV정도나 그 이상으로 크게 하고 또한, 그 막두께를 5~6nm이상으로 두껍게 설정하면 좋다.
또, 반도체 기판(1)과 전극(6) 사이에 어느정도의 전압을 가함으로써 상기 정보의 내용을 변화·제어(다시 쓰기)할 수 있고, 이것을 제2도(a), (b)를이용하여 설명한다. 제2도(a)는 전극(6)에서 반도체 기판(1)에 대해 있는플러스 전위를 준 경우의 위치 에너지 분포이고, 예를 들면 저장영역(11a)의 내부에 있던 전도전자는 도면중 화살표로 나타낸 바와 같이, 복수의 터널장벽(13a), (13b)을 각각 투과하여 저장영역(11b)로 흘러 들어간다(그때의 전류를 It라 한다). 그 결과, 각 용량부(10)안의 전도전자는 도면 중에 나타는 바와 같이, 그 대부분이 한쪽 저장영역(11b)의 내부에 분포하게 된다. 한편, 반도체 기판(1)에 대해 전극(6)에 있는 마이너스 전위를 준 경우에는 예를 들면 저장영역(11b)의 내부에 있던 전도전자는 상술한 경우와 같이, 복수의 터널장벽(13a), (13b)을 각각 투과하여 이번에 다른쪽 저장영역(11a)으로 흘러 들어간다. 이상과 같이, 각 용량부(10)의 안의 전도전자 대부분은 저장영역(11a), (11b)중 어느 하나에 일부 존재하게 된다. 이렇게, 용량부(10)이 내부에 전도전자가 일부 존재함으로써 이 반도체 장치에는 분극이 생기고, 이 분극이 방향은 외부에서 인가하는 전계에 의해 반전시킬 수 있고, 또 한편으로 외부에서 전계를 인가하지 않는 한 그 분극의 방향과 크기가 유지된다. 그 결과, 이 반도체 장치의 분극과 외부전계의 관계는 제3도에 나타는 바와 같이, 히스테리시스를 갖는 관계로 되고, 이 히스테리시스를 이용하여 정보의 기억을 행할 수 있다.
본 발명의 제1실시예에 의한 반도체 장치는 정보의 내용을 변화시킬 때 전도전자가 복수의(2개 이상의) 터널 장벽을 투과하는 것을 하나의 특징으로 하고, 이에 따른 작용·효과에 대해 제4도(b)를 이용하여 설명한다. 어떤 전계에서 전도전자가 1개의 터널 장벽을 투과하는 확률을 T라 하면, n개의 터널장벽 전부를 투과하는 확률은 단순하게는 Tn으로 표현하고, 이때 다른쪽 저장영역(예를 들면 11a)에서 다른 한쪽 저장영역(예를 들면 11b)으로 흐르는 전류It는 대충 상기 확률에 비례하므로, It는 대개 It=kTn(n은 플러스 정수, k는 정수)로 표기할 수 있다. 그 때문에, 본 발명의 제실시예인 n≥2인 경우와 종래예의 n=1인 경우의 전류It의 크기를 비교하면, 전자는 후자의 Tn-1배가 된다. 따라서, 고전계가 인가되어 터널 확률T가 큰 경우에는 양자 사이에는 큰 차이가 거의 없는 한편, 터널 확률T 자체가 작은 낮은 전계의 경우에는 본 발명의 제1실시예인 전류It는 종래예에 비해 매우 작게 억제할 수 있다.
제4도에서, E2는 본 발명의 제1실시예인 가장 단순한 용량부(10)가 1개이고 터널 장벽(13a), (13b)이 2개뿐인 경우의 전자 위치 에너지 분포를 나타내고, 도면 중 곡선E2는 이 구조에 대응하는 전류It와 외부인가전압Va의 관계를 시험계산하여 얻은 특성곡선이다. 이에, 제2장벽영역(15)을 두께 6nm정도, 저장영역(11a), (11b)과 낮은 장벽영역(12)은 두께 10nm정도의 같은 재료로 구성되어 있고, 두께 3nm정도의 터널 장벽(13a), (13b)의 에너지 차이값 ΔEt가 1.42eV(파선)와 3.2eV(실선)인 경우에 대해 나타내고 있다(직접 터널이 생기는 조건 아래에 있다). 에너지 차ΔEt가 1.42eV로 되는 것은 터널 장벽(13a), (13b)이 A1As막으로 이루어지고, 저장여역(11a), (11b)이 GaAs막으로 이루어지는 경우이다. 에너지차ΔEt가 3.2eV로 되는 것은, 터널 장벽(13a), (13b)이 SiO2막으로 이루어지고, 저장영역(11a), (11b)가 Si막으로 이루어지는 경우이다. 상술한 종래 공보의 반도체 장치는 제4도의 E1에 나타나는 전자 위치 에너지 분포를 갖고 있고, 본 발명 제1실시예의 용량부(10)의 구조(제4도의 E2)에 비해, 낮은 장벽영역(12)이 없고 터널장벽이 1개이다. 이와 같은 반도체 장치의 구조 차이로, 양자의 It-Va특성에는 큰 차이가 생긴다. 즉, 제1실시예(곡선 E2)에서는 다시 쓰는 경우에는 이에 필요한 전압Va가 종래예보다 약간 커지나, 종래예(곡선 E1)와 같은 정도로 큰 전류It를 얻을 수 있는 한편, 데이터 유지·기입의 경우에 상당하는 저전압범위의 전류It는 종래예에 비하면 현저하게 감소되어 있는 것을 알 수 있다. 이처럼, 제1실시예에서는 각 용량부(10)에 복수의(2개 이상의) 터널 장벽(13a), (13b)과 낮은 장벽영역(12)으로 이루어지는 다중 터널구조를 갖는 제1장벽영역(14)을 설치함으로써, 본 발명이 해결하려고 하는 과제로 들었던 이상적 반도체 메모리에 필요한 요건(A)와 (C)를 동시에 충족시킬 수 있다. 즉, 실용상 충분한 데이터 유지특성을 갖는 종래예에는 없는 각별한 효과를 얻을 수 있다.
이상, 터널 장벽(3)이 2개인 경우를 예를 들어 설명하였지만, 3개이상이 터널장벽을 갖는 경우에 대해서도 상술한 경향이 더 눈에 띄는 것 이외는2개인 경우와 본질적으로 같다고 말할 수 있다.
또, 이상의 결론은 터널 장벽(13a), (13b)의 두께, 에너지차ΔEt, 제2 장벽영역(5)의 두께와 낮은 장벽영역(12)의 두께등이 상기 제1실시예에서 이용한 값 이외여도 본질적으로 변하지 않는다. 또, 낮은 장벽영역(12)이 반도체인 경우에는 상기터널 과정의 산란을 최소한으로 억제하는 목적에서, 일반적으로 진성, 반절연성 혹은 고저항인 것을 이용하지만, 낮은 장벽영역(12)을 저저항의 반도체로 구성하는 것도 가능하다. 또, 이상은 용량부(10)가 1개뿐인 경우에 대해 시뮬레이션한 결과에 기초하여 설명하였지만, 복수의 용량부(10)를 갖는 경우에 대해서도 완전히 같다고 말할 수 있다. 게다가, 전도 캐리어로 전자 대신 정공을 이용해도, 같은 작용·효과를 얻을 수 있다.
상기 제1실시예의 용량부(10)를 예를 들면 DRAM메모리셀을 구성하는 축적용량으로 이용함으로써, 비휘발성 RAM을 구성할 수 있다. 예를 들면, 용량전극과 플레이트 전극 사이에 용량부를 끼워 설치하는 즉 종래 DRAM메모리셀의 용량 절연막을 용량부로 교환할 수 있다. 그 경우, 제1실시예에 따른 반도체 장치가 자기 분극효과를 갖기 대문에, DRAM메모리셀의 다른 한쪽의 구성요소인 스위칭 MOSFET에 흐르는 전류의 크기(또는 방향)는 이 분극이 방향과 크기에 대응하여 변화하고, 이것을 이용하여 기억데이타를 읽어낸다. 이 때문에, 본 발명의 제1실시예에 따른 비휘발성 RAM은 종래예의 DRAM과 달리 데이터 신호를 자기 증폭하는 작용을 갖고, 더 빠른 속도로 읽어낼 수 있다.
또, 이와 같은 용량부(10)를 이용한 비휘발성 RAM의 분극 방향과 크기는 읽어 내기 동작 정도의 낮은 전계나 그 이하에서는 유지되기 때문에, 종래예의 DRAM과 같은 리플래시 동작이 필요하지 않고, 보다 낮은 저소비전력화를 달성할 수 있는 각별한 이점을 갖는다. 이상과 같이, 제1실시예에 따른 반도체 장치를 이용함으로써, 고속으로 저소비전력이 비휘발성 RAM을 실현할 수 있다.
[제2실시예]
다음에, 제2실시예에 대해 제5도 (a), (b), 제6도와 제7도(a)~(f)를 참조하면서 설명한다.
제5도(a), (b)는 상기 제1실시예에서 설명한 용량부(10)의 구조와 거의 같은 구조를 갖는 단일한 용량부(10)를 실은 MISFET의 단면구조와 전자 위치 에너지 분포를 나타낸다. 제5도(a)에 나타나는 바와 같이, 반도체 기판(1) 위에 용량부(10)가 설치되고, 다시 용량부(10) 위에 게이트 전극(6)이 설치되어 있다. 그리고, 용량부(10)의 양끝부 아래쪽에 위치하는 반도체 기판(1)의 표면영역에는, 반도체 기판(1)안에 불순물을 도입하여 이루어지는 소스 영역(2)과 드레인 영역(3)이 형성되어 있다. 용량부(10)의 구조는 제1도(a)에 나타나는 구조와 기본적으로 같다. 단, 본 실시예에서는 전도 캐리어 공급원(7)은 각 터널 장벽(13a), (13b)에 설치되어 있다.
또, 일반적으로는 상기 소스 영역(2)과 드레인 영역(3)의 불순물 원자 분포는 같지만, 서로 달라도 좋다. 또, 제5도 (a), (b)에서는 전도 캐리어 공급원(7)이 터널장벽(13a), (13b)의 내부에 있는 경우에 대해 예시하였지만, 상술한 바와 같이, 전도 캐리어 공급원(7)은 제2 장벽영역(15), 저장영역(11a), (11b)등에 설치해도 좋다. 또, 용량부(10)의 외부에 설치하는 경우는, 소스 영역(2)과 드레인 영역(3) 사이에 핫캐리어를 생기게 하여 이것을 용량부(10)에 주입하든가, 소스 영역(2) 혹은 드레인 영역(3)과 게이트 전극(6) 사이에 전계를 인가하여 F-N터널 전류를 생기게 함으로써, 용량부(10)안에 전도 캐리어를 주입하도록 해도 좋다.
또, 제5도(a), (b)에서는 각 용량부(10)에 2개의 터널 장벽(13a), (13b)을 형성한 경우에 대해 설명하였지만, 각 용량부(10)에는 터널 장벽을 적어도 2개 이상 설치하면 좋다. 즉, 터널 장벽은 3개 이상 설치해도 좋고, 터널 장벽이 1개 증가할 때마다 낮은 장벽영역을 1개 늘리게 된다. 또, 제1도(a), (b)에서는 2개의 용량부(10)가 2개인 경우에 대해 예시하였지만, 용량부(10)는 1개 이상이면 좋고, 3개 이상 설치해도 좋다. 그러나, 특히 용량부(10)가 1개인 경우에는 용량부(10) 전체를 매우 간소한 구조로 할 수 있어 공정상 유리한 동시에, 용량부(10) 전체의 막두께를 얇게 할 수 있다. 예를 들면 제2장벽영역(15)과 터널장벽(13a), (13b)을 SiO2막으로 구성하고, 그 두께를 각각 6nm, 3nm으로 하고 저장영역(11a), (11b)와 낮은 장벽영역(12) 전체를 두께 10nm의 Si막으로 구성한 경우, 용량부(10) 전체이 SiO2로 환산한 두께를 28nm정도로 얇게 억제할 수 있다. 따라서, 단일한 용량부(10)만으로 되기 때문에, 반도체 장치의 미세화, 고집적화를 도모할 수 있는 이점이 있다. 또, 상기 실시예에서는 용량부(10) 안에 2개이 저장영역(11a), (11b)을 설치하였지만, 뒤에 서술하는 것과 같이 저장영역을 1개만 설치하면 되고, 혹은 3개 이상 설치해도 좋다.
다음에, 본 실시예의 MISFET 동작에 대해 제6도를 참조하면서 설명한다. 상기 용량부(10)의 내부에 전도전자가 주로 저장영역(11a)에 있는지 혹은 같은 영역(11b)에 있는지에 따라, MISFET는 높은 임계치 VT0을 타나내는 상태로 되던지, 낮은 임계치 VT1을 나타내는 상태로 된다(단, 이후 임계치 VT0과 VT1는 소정의 드레인 전류Ids를 나타내는 전압값으로 한다). 그 때문에, 제3도에 나타난 분극-전계곡선의 히스테리시스에 대응하여 이 MISFET의 드레인 전류ID의 게이트 전압 VG의 관계도 제6도에 나타나는 바와 같은 히스트레시스 특성을 나타내고, 이 히스테리시스 특성을 이용하여 정보를 기억할 수 있다. 상기 임계치 VT가 높은 값 VT0을 나타내는 상태와 낮은 값 VT1을 나타내는 상태를 각각 디지탈 신호의 0 혹은 1에 대응시킴으로써, 본 실시예에 따른 MISFET를 예를 들면 플래시 EEPROM의 메모리셀 대신 이용할 수 있다.
또, 이때의 Va-It특성은 상기 제4도의 특성곡선E2에 나타나는 특성이 되는 것은 분명하다. 따라서, 본 실시예에서는 특히 종래의 플래시 EEPROM과 비교하여, 전도 캐리어 용량부(10)의 내부를 이동하는 것만으로 그 외부에 유실하여 잃지 않기 때문에, 매우 작은 전력밖에소비하지 않고 장기간 안정하게 데이터를 유지할 수 있는 각별한 이점을 갖는다. 또, 용량부(10)안의 전도전자가 2개의 저장영역(11a), (11b)의 양쪽 영역에 어떤 비율로 분배되어 존재하고 있는 경우에는, 이 분배율에 따라 이 MISFET는 제6도에 가는 실선으로 나타내고 있는 것처럼, VT0과 TV1의 중간 임계치VTm을 갖고, 이것을 이용하여 아날로그 신호 혹은 다중갑이 논리신호를 기억할 수 있다. 이와 같은 중간적인 임계치 VTm을 나타내는 상태는, 용량부(10) 안에 있는 전도전자의 전체 수가 한쪽의 저장영역(11a)(또는 11b)에서 또 한쪽의 저장영역(11b)(또는 11a)으로 이동하는 데 필요한 시간에 비해 기입 또는 소거할 때의 펄스폭을 충분히 짧게 하든가, 혹은 기입 또는 소거의 전압을 변화시킴으로써 실현할 수 있다. 게다가, 상기 성질을 이용하여, 본 실시예에 의한 MISFET를 정보 처리에 이용할 수 있다. 예를 들면, 기입용 펄스 신호 회수에 대응하여 서서히 임계치 VT가 변화하도록 기입 펄스폭을 설정하고, 이것을 이용하여 곱셈처리를 행할 수 있다. 또, 제6도 p형 반도체 기판(1) 위에 형성되는 n채널 MISFET의 예를 나타냈지만, n형 반도체 기판(1) 위에 형성되는 p채널 MISFET에 대해서도 같이 적용할 수 있고, 이 경우도 상술한 n채널 MISPET와 완전히 같은 작용·효과를 얻을 수 있다.
다음에, 상기 구조를 갖는 MISFET의 제조공정에 대해 제7도(a)~(f)를 참조하면서 설명한다.
우선, 반도체 기판(1) 위에 예를 들면 보통 열산화법으로 두께 6nm정도의 SiO2막으로 이루어지는 제1 절연막(22)를 형성한다(제7도(a)참조). 다음에, 예를들면, CVD법으로 제1 절연막(22) 위에 두께 10nm정도의 비정질Si막으로 이루어지는 제1 반도체막(23)을 퇴적한다(제7도(b) 참조).
다음에, 예를 들면 제1 반도체막(23)의 표면 부근층을 저온산화함으로써 두께 3nm정도의 SiO2막으로 이루어지는 제1 터널 절연막(24)을 형성한다. 그리고, 예를 들면 CVD법으로 제1 터널 절연막(24) 위에 두께 6nm정도의 비정질Si막으로 이루어지는 반절연성 반도체막(25)을 퇴적한 후, 그 표면 부근에 있는 층을 저온산화함으로써, 두께 3nm정도의 SiO2막으로 이루어지는 제2 터널 절연막(26)을 형성한다(제7도(c)참조). 또, 터널 장벽의 개수가 3개 이상인 경우에는 비정질 Si막의 퇴적과 그 표면산화를 터널장벽과 낮은 장벽영역의 개수에 따라 반복하면 된다.
다음에, 예를 들면 CVD법으로 제2 터널 절연막(26) 위에 두께 10nm정도의 비정질 Si막으로 이루어지는 제2반도체막(27)을 퇴적한 후, 예를 들면 CVD법으로 제2반도체막(27) 위에 두께 6nm 정도의 SiO2막으로 이루어지는 제2 절연막(28)을 형성한다. 그리고, 예를 들면 CVD법으로 이 제2장벽영역(15) 위에 인(P)을 도포한 두께 300nm정도의 다결정Si막(29)을 퇴적한다(제7도 (d)참조).
이에, 캐리어 공급원(7)을 용량부(10)의 내부에 설치하는 경우에는 제1 절연막(22) 형성공정보다 나중이고 상기 다결정막(29)의 형성공정보다 미리 제1 절연막(22), 제1 반도체막(23), 제1 터널절연막(24), 제2 터널절연막(26), 제2 반도체막(27)과 제2 절연막(28) 중 어느 1개, 2개, 3개, 4개, 5개 혹은 모든 내부에 예를 들면 인(P)을 이온 주입함으로써 전도캐리어 공급원을 형성한다. 이 처리는 전도 캐리어 공급원으로 도너를 첨가하는 경우이지만, 예를 들면 보론(B) 이온 주입으로 억셉터를 첨가해도 좋다.
상술한 바와 같이 하여 반도체 기판(1) 위에 복합막을 형성한 후, 예를 들면 보통의 노광과 에칭공정을 이용하여, 복합막의 일부 영역을 제거하고, 게이트 전극(6)과 용량부(10)를 패터닝한다. 다음에, 예를 들면 패터닝된 복합막을 마스크로 하여, 비소(As)를 이온주입함으로써 자기정합적으로 소스 영역(2)과 드레인 영역(3)을 형성하고, 최후에 예를 들면 증착법으로 두께 800nm정도의 A1막으로 이루어진 소스전극(4)과 트레인 전극(5)을 선택적으로 형성한다(제7도 (e)참조).
제7도(e)에 나타나는 구조를 제7도(d)의 단면도와 비교하면 알수 있듯이 복합막이 패터닝으로 제1 절연막(22)과 제2 절연막(28)은 제2장벽영역(15), (15)으로 이루어지고, 제1 반도체막(23)과 제2 반도체막(27)은 각 저장영역(11a), (11b)로 이루어지고, 제1 터널 절연막(24)과 제2터널 절연막(26)은 각 터널 장벽(13a), (13b)으로 이루어지고, 반절연성 반도체막(25)은 낮은 장벽영역(12)으로 이루어지고, 다결정Si막(29)은 게이트 전극(6)으로 이루어진다.
이상의 공정으로 제5도(a)에 나타나는 바와 같은 용량부(10)를 실은 MISFET가 형성된다. 또, 상기 제1실시예에서는 반도체 장치의 제조공정 설명을 생략하였지만, 기본적인 구조는 본 실시예의 MISFET 구조와 같기 때문에, 상기 제7도(a)~(e)에 나타나는 공정과 거의 같은 공정으로 형성할 수 있는 것을 알 수 있다.
또, 상기 제1 절연막(22), 제2 절연막(27), 제1 터널절연막(24)과 제2터널 절연막(26)은 실리콘 산화막(SiO2막)뿐 아니라 실리콘 질화산화막, 실리콘 질화막 또는 그 복합막을 이용해도 좋다. 또, 상기 전도 캐리어 공급원(7)을 어떤 막중에 형성하는 공정에서 그 막 형성과 동시에 이 전도 캐리어 공급원(7)을 형성해도 좋고, 예를 들면 제1반도체 막(23), 제2반도체막(27), 혹은 그 양쪽을, Si막 형성과 동시에 인(P)을 도포하는 CVD법으로 형성해도 좋다. 이 경우의 Si막 중 인(P)의 도프량으로는 예를 들면 1017~1020(atoms/cm-3)의 농도범위가 있다. 또, 경우에 따라서는 상기 반절연성 반도체막(25)을 더 두껍게 예를 들면 10~30nm정도로 형성해도 좋고, 혹은 반도체막(25)으로 제1, 제2 반도체막(23), (27)보다 큰 위치 에너지를 갖는 재료 예를 들면, 비정질SiC로 이루어지는 반도체막을 형성해도 좋다. 상기 모든 공정의 시간적 순서가 완전히 반대여도 좋다.
[제3실시예]
다음에, 제3실시예에 대해, 제8도와, 제9도(a)~(d)를 참조하면서 설명한다.
제8도는 제3실시예의 반도체 장치의 일부 구조를 나타내는 단면도이다. 본 실시예에 관한 반도체 장치는 상기 제2실시예의 구조를 갖는 MISFET의 채널 방향에 따라 직렬로, 보통 MISFET를 짜넣은 구조를 갖는다. 제8도에 나타나는 바와 같이, 소스 영역(2)에 가까운 부분(도면 중의 왼쪽 반부분)이 제5도에 나타난는 구조를갖는 MISFET이고, 드레인 영역(3)에 가까운 부분(도면 중의 오른쪽 반복분)은 보통 게이트 절연막(17)을갖는 MISFET를 구성하고 있다. 양자는 졀연체 혹은 반절연성 반도체로 이루어지는 측벽(16)으로 서로 분리되어 있는한편, 그 게이트 전극(6)을 공유하고 있다. 예를 들면 반도체 기판(1)이 Si로이루어지는 경우에는 구체적인 일례로, 게이트 절연막(17)으로 두께 5~30nm정도이 SiO2막, 측벽(16)으로 SiO2, Si3N2혹은 그 복합막으로 이루어지는 가로 방향 두께가 50~300nm정도의 막 등이 있다. 이와 같은 선택용 MISFET는 반도체 메모리 집적회로에서 어떤 하나의 메모리셀로 다시 쓰는 동작을 행할 때, 그것과 인접하는 메모리셀에도 간섭하여 그 기억상태를 변화시켜 버리는 소위 디스터브현상을 방지하기 위해 필요한 경우가 있다. 제8도에 나타나는 구조를 채용함으로써, 제2실시예의 기억용 MISFET와 선택용 MISFET의 양자를 매우 작은 면적에 채울 수 있고, 고집적화와 동시에 상기 디스터브현상을 유효하게 방지할 수 있다. 또, 이와 같은 선택용 MISFET는 제14도에 다른 실시예로 나타난 바와 같이(상세한 설명은 뒤에 서술한다), 기억용 MISFET에 대해 소스측에 위치해도 좋고, 혹은 제22도에다른 실시예로 나타난 바와 같이, 기억용 MISFET에 대해 드레인영역(3) 쪽과 소스 영역(2) 쪽의 양방향에 위치해도 좋다.
제9도(a)~(d)는 제3실시예의 반도체 장치의 제조방법을나타내는 도면이다. 여기서는 상기 제2실시예에 나타나는 공정과 증복하는 부분은 생략한다. 상기 제7도(d)에 나타나는 제2 절연막(28)을 형성하는 공정까지 행한 후, 예를 들면 보통 노광과 에칭공정을 이용하여 제1 절연막(22)에서 제2 절연막(28)까지 이루어지는 복합막(용량부를 구성하는 막)의 일부 영역을 제거하고 패터닝한다(제9도(a) 참조).
다음에, 예를 들면 CVD법으로 두께 10nm 정도의 SiO2막으로 이루어지는절연막을 전면에 형성한 후, 비등방 에칭을 이용하여 상기 패터닝된 복합막 한쪽 측부에만 측벽(16)을 형성한다(제9도 (b) 참조).
다음에, 예를 들면 보통 열산화법으로 상기 패터닝된 복합막과 측벽(16)에 덮이지 않고 노출하고 있는 일부 반도체 기판 위에 두께 10nm정도의 SiO2막으로 이루어 지는 절연막(33)을 형성한 후, 예를 들면 CVD법으로 인(P)을 도포한 두께 300nm정도의 다결정 Si막(29)을 전면에 형성한다(제9도 (c)참조).
다음에, 제9도(d)에 나타나는 바와 같이, 반도체 기판(1) 위에 형성된 상기 절연막(33), 측벽(16), 다결정Si막(29)으로 이루어지는 복합막의 일부 영역을 예를 들면 보통 노광과 에칭공정을 이용하여 제거하고 용량부(10)를 패터닝한다. 그리고, 이 패터닝된 용량부(10)등을 포함하는 복합막을 마스크로 하여, 비소(As)의 이온주입을 행함으로써, 자기정합적으로 소스 영역(2)과 드레인 영역(3)을 형성한다. 게다가, 예를 들면 증착법으로 두께 800nm정도의 A1막으로 이루어지는 소스 전극(4)과 드레인 전극(5)을 선택적으로 형성한다.
또, 제9도(d)에 나타나는 공정에서는 복합막의 일부 영역을 에칭을 이용하여 제거하지만, 그 복합막이 제거되는 영역에서 일반적으로 반도체 기판(1)이 노출한 상태로 되지만, 제1 절연막(22)의 일부혹은 그 전부를 남긴 상태에서 상기 에칭공정을 행해도 좋다.
[제4실시예]
다음에, 본 발명의 제4실시예에 의한 반도체 장치에 대해, 베10도(a), (b), 제11도(a), (b)와 제12도(a), (b)를 참조하면서 설명한다.
제10도(a)는 제2실시예에 관한 반도체 장치의 구조단면도를 나타내고, 기하학적인 단면형상은 상기 제1실시예 제1도(a)의 구조와 같으므로, 설명을 생략한다. 여기서, 본 실시예에서는 각 용량부(10)에서 낮은 장벽영역(12)과 2개의 터널 장벽(13a), (13b)에 의해 공명 터널링을 생기게 하는 다종 터널 장벽이 구성되어 있다. 제10도 (b)와 (c)는 이 반도체 장치의 전자 위치 에너지 분포를 나타내고, 제10도(b)는 상기 낮은 장벽영역(12)이 상기 저장영역(11a), (11b)보다 큰 위치 에너지 를 갖는 경우(제2 경우라 한다)이고, 제10도(c)는 상기낮은 장벽영역(12)이 이 전도 캐리어의 드·브로이 파장과 같은 정도 혹은 그 이하의 두께인 경우(제1 경우라 한다)이다. 저장영역(11a), (11b)은 제2 장벽영역(15)과 터널장벽(13a), (13b)보다 전자 위치 에너지가 작은 반도체, 반졀연체 또는 금속으로 구성되고, 그 내부에 전도전자를가둘 수 있다. 터널 장벽(13a), (13b)는 저장영역(11a), (11b)보다 ΔEt만큼 큰 전자 위치 에너지를 갖는 반절연성 반도체, 반절연체, 또는 절연체로 구성되고, 인접하는 양측 저위치 에너지 영역사이를 전자가 열유도방출이 아닌 주로 터널 효과로 이동할 수 있을 정도로, 그 에너지 차ΔEt를 크게 하고, 막두께를 얇게 설정한다. 낮은 장벽영역(12)은 진성 혹은 반진성의 반도체, 반절연체, 또는 절연체로 구성되고, 제2 장벽영역(15)과 터널 장벽(13a), (13b)보다 작은 전자 위치 에너지를 갖고, 아래 기재한 어느 하나의 구성을 갖는다. 제1 경우에는 낮은 장벽영역(12)의 두께 dw가 전도 캐리어의 드·브로이파장(예를 들면 전자의 경우 약 10nm)과 같은 정도 혹은 그 이하이고, 제2 경우에는 낮은 장벽영역(15)의 위치 에너지가 상기 저장영역((11a), (11b)보다 ΔE0만큼 크다. 제1 경우와 같이 양쪽을 에너지장벽으로 둘러싸인 영역의 두께가 전도 캐리어의 드·브로이 파장과 같은 정도 이하로 되면, 각 터널 장벽(13a), (13b) 사이에서 입사파와 반사파의 위상이 거의 같아진다. 그리고, 낮은 장벽영역(12)는 정재파를갖는 소위 양자(量子) 우물을 구성하고, 그 내부에 에너지 차ΔE0의 양자 준위를 형성하게 된다. 또, 낮은 장벽영역(12)은 상기 제1 경우와 제2 경우 쌍방이 조건을 동시에 충족해도 좋다.
본 실시예에서도 전도 캐리어의 공급원(7)은 도너로 이루어지는 불순물 원자로 구성되고, 용량부(10)의 내부 어딘가의 부위 또는 용량부(10)의 외부에 설치해도 좋다. 또, 터널 장벽(13a), (13b)와 저장영역(11a), (11b)에 이용하는 구체적인 재료의 조합으로 예를 들면, A1As와 GaAs, SiO2와 Si, GaA1As와 GaAs, SiO2와 SiC, Si3N4와 Si, GaA1N과 GaN, Si와 SiGe등을 생각할 수 있다. 일반적으로 2개의 저장영역(11a), (11b)은 같은 재료를 이용하는 경우가 많지만, 서로 달라도 좋고 양영역(11a), (11b)의 막두께가 달라도 좋다. 또, 일반적으로 복수의 터널 장벽(13a), (13b)의 각 층에 이용하는 재료와 막두께는 같은 경우가 많지만, 서로 달라도 좋다.
또, 일반적으로 터널 장벽(13a), (13b), 제2 장벽영역(15)의 전자 위치 에너지는 서로 달라도 좋지만, 같아도 좋고 이들 영역에 이용하는 재료도 같아도 된다. 또 각 제2 장벽영역(15)의 두께는 서로 달라도 좋다.
게다가, 상기 제1 경우에는 낮은 장벽영역(12)와 저장영역(11a), (11b)의 전자 위치 에너지는 서로 달라도 좋지만, 같아도 좋고 양 영역에 이용하는 재료도 같아도 좋다. 이 경우의 구체적인 일례를 나타내며, 제2 장벽영역(15)은 SiO2로 이루어지는 두께 5~30nm정도의 막, 터널장벽(13a), (13b)는 SiO2로 이루어지는 두께 2~5nm 정도의 막, 낮은 장벽영역(12)와 저장영역(11a), (11b)는 모두 Si로 이루어지고 각각 두께가 2~10nm정도와 5~30nm정도의 막이고, 전도 캐리어 공급원(7)으로는 예를 들면 상기 저장영역(11a), (11b)을 구성하는 Si막 중에 도너 불순물 원자인 인(P)을 첨가한 것을 이용한다. 한편, 상기 제2 경우에는 다중 터널 장벽을 구성하는 터널 장벽(13a), (13b)와 낮은 장벽영역(12)에 이용하는 재료의 조합으로, 예를 들면 A1As와 A1GaAs, SiO2와 Si, A1As와 GaAs, SiO2와 SiC SiO2와 Si3N4, Si3N4과 Si, A1N과 GaA1N, Si와 SiGe등을 생각할 수 있다. 이 경우의 구체적인 일례를 나타내면, 제2 장벽영역(15)는 SiO2로 이루어진 두께 5~30정도의 막, 터널 장벽(13a), (13b)는 SiO2로 이루어지는 두께 2~5nm정도의 막, 낮은 장벽영역(12)과 저장영역(11a), (11b)은 모두 두께가 5~30nm정도로 각각 SiC와 Si로 이루어지는 막이고, 전도 캐리어 공급원(7)으로는 예를 들면 상기 저장영역(11a), (11b)을 구성하는 Si막 중에 As(도너 불순물 원자)를 첨가한 것을 이용한다.
상기 구성은 전도 캐리어가 전자인 경우지만, 전자 대신에 정공을 전도 캐리어로 이용해도 좋다. 이 경우, 전도 캐리어 공급원(7)으로는 도너 불순물 대신 억셉터 불순물을 도입한 것을 이용한다. 예를 들면 상기 제2 경우에는 제2 장벽영역(15)은 A1As로 이루어지는 두께 5~30nm정도의 막, 터널 장벽(13a), (13b)는 A1As로 이루어지는 두께 2~5nm정도의 막, 낮은 장벽영역(12)과 저장영역(11a), (11b)은 모두 두께가 5~30nm정도로 각각 A1GaAs와 GaAs로 이루어지는 막이고, 전도 캐리어 공급원(7)으로 예를 들면 상기 제2 장벽영역(15)를 구성하는 A1As막 중에 억셉터 불순물 원자인 Mg를 첨가한 것을 이용한다.
상기 제10도(a), (b)에서는 터널 장벽(13a), (13b)가 2개의 경우에 대해 예시하였지만, 용량부(10)안의 터널 장벽수는 2개 이상이면 좋다. 즉, 터널 장벽은 3개나 4개 혹은 그 이상인 예를 들면 10개라도 좋다. 이 경우, 터널 장벼이 1개 늘어날 때마다 터널 장벽과 낮은 장벽영역을 각각 1개씩 늘어나게 한다. 또, 제10도(a), (b)에서는 용량부(10)가 2개의 경우에 대해 예시하였지만, 용량부의 개수는 1개 이상이면 된다. 즉, 용량부의 개수는 2개로 한정되지 않고, 3개, 4개 혹은 그 이상인 예를 들어 10개라도 좋다. 또, 용량부가 1개인 경우에는 전체를 매우 간단한 구조로 할 수 있어 공정상 유리한 동시에, 상기 용량부(10)를 MIS형 반도체 장치에 싣는 경우에 반도체 장치 전체를 미세화·집적화한 다음 충분할 정도로 용량부의 두께를 얇게 할 수 있는 각별한 이점을 갖는다(상기 용량부가 1개인 경우에 대해서는 제13도에 MISFET로 구성한 예를 이용하여 구체적으로 나타내고 있고, 나중에 설명한다).
다음에, 실시예에 의한 반도체 장치의 동작을 설명한다. 제10도(a)에 나타나는 각각의 용량부(10)에서 전도 캐리어 공급원(7)에서 발생한 전도 캐리어(이 예에서는 전자)는 주로 저장영역(11a), (11b)중이 어느 한쪽 또는 그 양쪽에 존재하고, 전도 전자가 이 양 저장영역(11a), (11b)에 분배되는 비율에 따라 정보를 표현, 기억할 수 있다. 전도전자는 상기 각 용량부(10)의 내부에 가둬지고, 열유도방출등으로 제2장벽영역(15)을 넘어 그 외부에 유실하여 잃는 일 없이 이에 따라 정보 유지, 기억을 행할 수 있다. 이를 위해서는 예를 들어 제2 장벽영역(15)의 에너지 장벽을 저장영역(11a), (11b)에 대해 대충 1~1.5eV정도나 그 이상으로 크게 하고, 또 그 막두께를 5~5nm이상으로 두껍게 설정해 주면 좋다. 또, 반도체 기판(1)(또는 전극)과 전극(6) 사이에 어느정도의 전압을 가함으로써 더 상기 정보내용을 변화·제어(다시쓰기)할 수 있고, 이것을 상기 제1경우와 제2경우에 대해, 각각 제11도(a), (b)과 제12도(a), (b)를 이용하여 설명한다. 제11도(a)와 제12도(a)는 반도체 기판(1)에 대해 전극(6)에 어떤 플러스 전위를 준 경우의 위치 에너지 분포를 나타내고, 예를 들어 저장영역(11a)의 내부에 있던 전도전자는 도면중 화살표로 나타내는 것처럼 제1 장벽영역(14)(터널장벽(13a), (13b))과 낮은 장벽영역(12)로 구성되는 다중 터널구조를 갖는 장벽영역)을 투과하여 저장영역(11b)으로 흘러 들어가고, 그 결과 각 용량부(10)안의 전도전자는 도면중에 나타나는 바와 같이 그 대부분이 저장영역(11b)의 내부에 분포하게 된다. 한편, 제11도(b)와 제12도(b)는 반도체 기판(1)에 대해 전극(6)에 어떤 마이너스 전위를 준 경우의 위치 에너지분포를 나타내고, 예를 들어 저장영역(11b)의 내부에 있던 전도전자는 상술한 경우와 같이 제1 저장영역(14)을 투과하여 이번에는 다시 한쪽 저장영역(11a)으로 흘러들어가고, 그 결과 각 용량부(10)의 내부에서 전도전자가 일부에 존재함으로써 이 반도체 장치의 내부에는 분극이 생기고, 이 분극의 방향은 외부에서 인가하는 전계로 반전시킬 수 있고, 또 한쪽에는 외부에서 전계를 인가하지 않는 한은 이 분극의 방향과 크기는 유지된다. 그 결과, 이 반도체 장치이 분극과 외부전계의 상술한 제3도에 나타나는 바와 같이 히스테리시스를 갖는 관계로 되고, 이 히스테리시스를 이용하여 정보의 기억을 행할 수 있다.
상기 제1~제3실시예에 따른 반도체 장치에서는 상술한 바와 같이 복수의 터널 장벽을하나하나 투과해 감으로써 전도전자를 이동시켜 다시 쓰는 동작을 행하지만, 본 제4실시예의 제1과 제2 경우에 대해서는 높은 위치 에너지측의 저장영역(11a), (11b)과 낮은 장벽영역(12) 사이의 위치 에너지치가 거의 ΔE0으로 같아지면 소위 「공명 터널링」 혹은 그와 비슷한 현상이 일어나고, 전도전자는 복수의 터널장벽(13a), (13b)을 하나하나가 아니라 마치 제11도(a), (b)와 제12도(a), (b) 중의 화살표로 나타내는 바와 같이 한꺼번에 투과하게 된다. 이 작용효과를 다음에 설명한다.
제4도의 곡선 E4는 가장 단순한 용량부(10)가 1개이고 터널장벽(13a), (13b)가 2개뿐인 경우에 대해 전류It와 외부인가전압Va의 관계를 시뮬레이션한 결과 얻은 특성곡선이다. 단, 상기 제1 경우 즉 낮은 장벽영역(12)의 두께가 드·브로이 파장정도 또는 그 이하인 경우이고, 제2 장벽영역(15)을 두께 6nm정도로 하고, 저장영역(11a), (11b)와 낮은 장벽영역(12)은 같은 재료로 구성되어 각각의 두께를 10nm정도와 6nm정도로 하고, 직접 터널이 일어나는 두께 3nm정도의 터널 장벽(13a), (13b)에 대해 그 에너지 차ΔEt를 3.2eV로 하였다. 높은 위치 에너지측의 저장영역과 낮은 장벽영역(12) 사이의 위치 에너지차가 ΔE0으로 차지 않는 저전압영역에서는 전도전자는 제4도의 E2에 화살표로 나타내는 바와 같이 복수의(2개 이상의) 터널장벽(13a), (13b)을 하나하나 순서대로 투과해 가기 때문에, 데이터를 유지·기입할 때의 전류It는 제1실시예와 거의 같은 정도로 낮게 억제되는 것을 알 수 있다. 외부 인가 전압이 늘어 높은 위치 에너지 쪽의 저장영역과 낮은 저장영역(12) 사이의 위치 에너지 차가 거의 ΔE0으로 같아지면, 제4도의 E3에 화살표로 나타낸 바와 같이, 전도전자는 공명터널링으로 터널장벽(13a), (13b)와 낮은 장벽영역(12)로 구성되는 제1 장벽영역(14)을 한꺼번에 투과하고, 이에 대응하여 전류It는 급격한 증가를 나타낸다. 게다가, 외부인가전압을 늘려 가면, 다시 공면 터널링은 일어나지 않게 되어 전류It는 급격하게 감소하는 것을 알 수 있다. 공명 터널링으로 제1장벽영역(14)을 투과할 확률T는 기본적으로 「1」이 되기 때문에 종래예보다 다시 쓸 때의 전류값It를 크게 얻을 수 있다. 한편, 다시 쓰기가 필요한 외부전압과 그 때의 내부전계는 종래예보다 눈에 띄게 작기 때문에 반도체 장치의 신뢰성을 향상시킬 수 있다. 제4도의 곡선 E3의 예에서는 공명 터널링에 따른 급격한 전류It의 증가를 볼 수 있는 약 3V부근을 그 기입·소거의 동작범위를 설정할 수 있고, 종래 경우의 특성을 나타내는 곡선 E1과 E4 경우의 10~20V와 비교하면, 다시 쓰기가 필요한 외부전압은 매우 작아도 된다. 한편, 기입이 동작범위로는 예를 들면 제4도의 곡선 E3에서는 실용상 충분히 큰 ±1.5~2V정도의 범위로 설정할 수 있고, 상기 범위에서는 전류It는 실용상 충분히 낮게 억제되어 있다. 또, 상기 제2 경우에서도, 고위치 에너지측의 저장영역과 낮은 장벽영역(12) 사이이 위치 에너지 차가 거의 ΔE0으로 같아지면 공명터널링 혹은 그와 비슷한 현상이 일어나고, 상술한 제1 경우와 같은 작용·효과를 얻을 수 있다. 이처럼, 본 실시예의 각 용량부(10)에 공명터널링 작용을 갖는 다중 터널 장벽을 설치한다고 하는 특징으로, 본 발명이 해결하려고 하는 과제로 든 이상적 반도체 메모리의 요건, (A) 매우 빠른 속도의 다시 쓰기·소거동작이 비교적 낮은 전압에서 가능한것. (B) 실용상 추분한 최대 다시 쓰기 회수를 높은 신뢰성으로 얻을 수 있는 것. (C) 실용상 충분한 긴 데이터 유지 특성을 갖는 것. (D) 기입 동작 범위를 충분히 크게 할 수 있어 파괴 읽어내기를 하지 않는 것. 등의 모든 요건을 충족시킬 수 있는 종래예에는 없는 각별한 효과를 얻을 수 있다.
이상, 터널 장벽이 2개인 경우를 예르 들어 설명하였지만, 개 이상의 터널 장벽을 갖는 경우에 대해서도 상술한 경향이 더 눈에 띄게, 혹은 약간 복잡해지는 것이외는 2개인 경우와 본질적으로 같다고 할 수 있다. 또, 이상의 결론은 터널 장벽(13a), (13b)의 두께, 에너지차 ΔEt, 제2 장벽영역(15)의 두께와 낮은 장벽영역(12)의 두께 등이 상기 예에서 사용한 값 이외여도 본질적으로 변하지 않는다.
또, 본질적으로 제1 경우에서는 낮은 장벽영역(12)의 두께 dw가 작아지는 만큼 양자효과가 눈에 띄게 되어 ΔE0이 증가한다. 이 때문에, 본 실시예의 제1 경우에는 dw를, 같은 제 2경우에는 ΔE0을 각각 변화시킴으로써, 다시 쓰기와 기입의 동작 전압범위를 억제할 수 있다. 또, 낮은 장벽영역(12)이 반도체인 경우에는 상기 터널과정의 산란의 최소한으로 억제하는 목적에서 일반적으로 진성, 반절연성, 혹은 고저항인 것을 이용하지만, 이 낮은 장벽영역(12)이 저저항의 반도체여도 상관없다. 또, 이상은 이 활성영역이 1개뿐인 단순한 경우를 예로 들어 설명했지만, 복수의 활성영역을 갖는 경우에 대해서도 완전히 같다고 말할 수 있다. 게다가, 상기 전도 캐리어로 전자 대신 정공을 이용해도, 같은 작용·효과를 얻을 수 있다.
상기 본 실시예에 따른 반도체 장치를 예를 들어 DRAM의 메모리셀을 구성하는 축적용량 대신 이용함으로써, 비휘발성 DRAM을 얻을 수 있다. 본 실시예에 따른 반도체 장치가 자기분극효과를 갖기 때문에, DRAM메모리셀의 또 한쪽 구성요소인 스위칭 MOSFET에 흐르는 전류의 크기(또는 방향)은 그 분극의 방향과 크기에 대응하여 변화하고, 이것을 이용하여 기억데이터를 읽어낸다. 그 때문에, 본 실시예에 따른 비휘발성 DRAM은 종래에 DRAM과 달리 데이터신호를 자기증폭하는 작용을 갖고, 더 빠른 속도의 읽어내기가 가능하다. 또, 본 실시예에 따른 비휘발성 DRAM 분극의 방향과 크기는 읽어내기 동작 정도의 낮은 전계 또는 그 이하에서는 유지되기 때문에, 종래에 DRAM과 같은 리플래시 동작이 불필요하고, 더 낮은 소비전력화를 달성할 수 있다. 본 실시예에 따른 데이터 다시 쓰기 동작은 이 장벽영역안에서 일어나는 전도 캐리어의 이동을 동반할 뿐 외부계와 본질적으로 전하를 주고 받지 않으므로 다시 종래의 DRAM보다 낮은 소비전력화가 가능하고, 또 종래예의 DRAM과 같은 정도 혹은 그 이상의 빠른 속도로 다시 쓰기 동작을 행할 수 있고, 실용상 충분한 최대 다시 쓰기 회수를 실현할 수 있는 각별한 이점을 갖는다. 이상과 같이, 제2실시예에 따른 반도체 장치를 이용함으로써, 고속으로 매우 낮은 소비전력의 비휘발성 DRAM을 실현할 수 있다.
[제5실시예]
다음에, 제5실시예에 대해, 제13도(a)~(c)를 참조하면서 설명한다.
제13도(a)는 상기 제4실시예에서 설명한 구조를 갖는 용량부(10)를 MISFET 위에 실어 이루어지는 반도체 장치의 단면 구조를 나타낸다. 또, 제13도(b), (c)는 용량부(10)의 구조가 상기 제4실시예의 제2경우와 제1경우의 위치 에너지 분포를 나타낸다. 제13도(a)에 나타나는 바와 같이, 반도체 기판(1) 위에는 단일한 용량부(10)가 설치되고, 다시 용량부(10) 위에 게이트 전극(6)이 설치되어 있다. 그리고, 용량부(10)의 양끝부 아래쪽에 위치하는 반도체 기판(1)의 표면 영역에는 반도체 기판 안에 불순물을 도입하여 이루어지는 소스 영역(2)과 드레인영역(3)이 형성되어 있다. 용량부(10)의 구조는 제10도(a)에 나타나는 구조와 기본적으로 같다. 단, 본 실시예에서는 전도 캐리어 공급원(7)은 각 터널 장벽(13a), (13b)에 설치되어 있다.
상기 소스 영역(2)과 드레인 영역(3)을 보통 MISFET에 이용되는 것과 같은 것이어도 좋고, 예를 들어 Si반도체를 이용한 MOSFET와 같이 반도체 기판과 반대 극성인 불순불 원자를 첨가하여 형성할 수 있다. 또, 일반적으로는 상기 소스 영역(2)과 드레인 영역(3)의 불순물 원자의 분포는 같지만, 서로 달라도 좋다. 제13도(a)~(c)에서는 전도 캐리어 공급원(7)이 터널장벽(13a), (13b)의 내부에 갖는 경우에 대해 예시하였지만, 상술한 바와 같이 이 전도 캐리어 공급원(7)은 제2 장벽영역(15), 터널장벽(13a), (13b), 저장영역(11a), (11b)중 어느 것, 또는 2개 혹은 3개의 조합, 또는 그 전부의 영역내부에 존재하고 있어도 좋다. 또, 제13도(a)에서는 용량부(10)이 하나이고 터널장벽(13a), (13b)이 2개인 가장 단순한 구성인 경우에 대해 예시하였지만, 터널장벽과 용량부는 각각 3개 이상이나 2개 이상이어도 좋다. 따라서, 특히 용량부가 1개인 경우에는 용량부를 매우 간단한 구조로 할 수 있어 공정상 유리해지는 동시에, 용량부를 MIS형 반도체 장치에 싣는 경우에 반도체 장치를 미세화·집적화한 다음 충분할 정도로 용량부의 막두께를 얇게 할 수 있는 각별한 이점을 갖는다. 예를 들면 제2의 경우(제13도(c)의 경우)라면, 제2 장벽영역(15)과 터널장벽(13a), (13b)가 SiO2에서 이루어지고 그 막두께가 각각 6nm과 3nm, 저장영역(11a), (11b)과 낮은 장벽영역(12)이 두께 10nm의 Si막으로 이루어지는 예를 생각하면, 용량부(10) 전체의 SiO2로 환산한 두께가 약 28nm으로 된다.
다음에, 본 실시예에 의한 MISFET의 동작을 제6도를 이용하여 설명한다. 상기 용량부(10)의 내부 가운데 전도전자가 주로 저장영역(11a)에 있는지 혹은 같은 영역(11b)에 있는지에 따라, MISFET의 임계치 전압VT는 각각 높은 임계치VT0을 나타내는 상태나, 낮은 임계치 VT1을 나타내는 상태로 되고, 상기 제2 실시예와 같이 드레인 전류Id와 게이트 전압Vg,의 관계는 히스테리시스를나타내고, 이 히스테리시스를 이용하여 정보의 기억을 행할 수 있다. 그리고, 임계치 VT가 높은 상태와 낮은 상태를 각각 디지탈 신호의 0 혹은 1에 대응시킴으로써, 본 실시예에 의한 MISFET반도체 장치를 예를 들면 플래시 EEPROM 메모리셀 대신 이용할 수 있다. 본 실시예에서는 특히 종래예의 플래시 EEPROM과 비교하여, 전도 캐리어가 이 활성영역의 내부를 이동하는 것만으로 그 외부에 유실하여 잃지 않기 때문에 매우 작은 전력밖에 소비하지 않고, 장기간 안정하게 데이터를 유지할 수 있다. 또, 이에 덧붙여 종래예의 플래시 EEPROM보다 매우 빠른 속도로 기입·소거 동작을 행할 수 있을 뿐 아니라 매우 낮은 전계 아래서 기입·소거 동작을 행할 수 있다. 따라서, 실용상 충분한 최대 다시 쓰기 회수를 실현할 수 있는 각별한 이점을 갖는다. 또, 용량부(10) 안의 전도전자가 2개인 저장영역(11a), (11b)에 어떤 비율로 분배되어 존재하고 있는 경우에는, 이 분배율에 따라 이 MISFET는 제6도에 가는 실선으로 나타낸 바와 같이 VT0과 VT1의 중간 임계치VTm을 갖고, 이것을 이용하여 아날로그 신호 혹은 다중값의 논리신호를 기억할 수 있다. 이와 같은 중간적인 임계치 VTm을 갖는 상태는 용량부(10)안의 전도전자 전체수가 한쪽 저장영역(11a)(또는 11b)에서 다른 한쪽의 저장영역(11b)(또는 11a)으로 이동하는 데 필요한 시간에 비해 기입 또는 소거할 때의 펄스폭을 충분히 짧게하든지 혹은 기입 또는 소거의 전압을 변화시킴으로써 실현할 수 있다. 게다가, 상기의 성질을 이용하여 본 실시예에 의한 MIS형 반도체 장치를 정보 처리에 이용하는 것도 가능하다. 예를 들면, 기입용 펄스 신호의 회수에 대응하여 서서히 임계치 VT가 변화하도록 기입의 펄스폭을 설정하고, 이것을 이용하여 곱셈처리를 할 수 있다.
또, 제6도는 p형 반도체 기판(1) 위에 형성되는 n채널 MISFET의 예를 나타냈지만, n형 반도체 기판(1) 위에 형성되는 p채널 MISFET에 대해서도 마찬가지로 적용할 수 있고, 이 경우도 상술한 n채널과 완전히 같은 작용·효과를 얻을 수 있다.
또, 본 실시예의 MIS형 반도체 장치는 상기 제2 실시예의 MIS형 반도체 장치와 형상적으로 거의 같고, 낮은 장벽영역(12)의 구조를 공명터널링을 생기게 하는 막두께 또는 위치 에너지로 조정하는 점만이 다르다. 따라서, 제조공정은 생략하지만, 상기 제7도(a)~(f)와 거의 같은 공정으로 제조할 수 있다.
[제6실시예]
다음에, 제6실시예에 대해 제14도를 참조하면서 설명한다.
제14도에는 상기 제5 실시예에서 나타난 구조를 갖는 MISFET의 채널 방향에 따라 직렬로 보통 MISFET를 짜넣은 실시예를 나타낸다. 드레인 영역(3)에 가까운 부분(도면 중의 오른쪽 반부분)은 상기 제13도(a)에 나타나는 구조를 갖는 MISFET이고, 소스 영역(2)에 가까운 부분(도면 주의 왼쪽 반부분)은 보통의 게이트 절연막(17)을 갖는 MISFET를 구성하고 있다. 양자는 절연체 혹은 반절연성 반도체로 이루어지는 측벽(16)으로 서로 분리되어 있는 한편, 그 게이트 전극(6)을 공유하고 있다. 예를 들어 반도체 기판(1)이 Si로 이루어지는 경우는 구체적인 일례로, 게이트 절연막(17)을 두께 5~30nm정도의 SiO2막으로 구성하고, 측벽(16)을 SiO2막, Si3N4막 혹은 그 복합막으로 이루어지는 가로 방향 두께가 50~300nm정도의 막으로 구성한다. 이와 같은 선택용 MISFET는 반도체 메모리 집적회로에서 어떤 하나의 메모리셀로 다시 쓰는 동작을 행할 때, 그것과 인접하는 메모리셀에도 간섭하여 그 기억상태를 변환시켜 버리는 소위 디스터브현상을 유효하게 방지하기 위해 필요한 경우가 있다. 제14도에 나타난 바와 같은 구조를 채용하여 본 실시예에 따른 기억용 MISFET과 선택용 MISFET의 양자를 매우 작은 면적에 채울 수 있고, 고집적화와 동시에 상기 디스터브현상을 방지할 수 있다. 또, 이와 같은 선택용 MISFET는 상기 제8도에 제3실시예로 나타난 바와 같은 기억용 MISFET에 대해 드레인측에 설치해도 좋고, 혹은 제22도와 다른 실시예로 나타나는 것처럼 기억용 MISFET에 대해 드레인측과 소스측의 양쪽에 설치해도 좋다.
또, 본 실시예의 구조를 갖는 MIS형 반도체 장치는 상기 제9도(a)~(d)에 나타나는 공정과 기본적으로 같은 공정으로 제조할 수 있다.
[제7실시예]
다음에, 제7실시예에 대해 제15도(a)~(c), 제16도(a), (b), 제17도(a), (b)와 제18도를 참조하면서 설명한다.
제15도(a)는 본 실시예에 관한 다중 터널 장벽을 갖는 반도체 장치의 구조 단면도를 나타내고, 1은 반도체 기판(또는 전극), 6은 전극이고, 반도체 기판(1)과 전극(6) 사이에 용량부(10)가 설치되어 있다. 이에, 본 실시예에서는 상기 각 실시예와 달리, 용량부(10)에 단일한 저장영역(11)만이 설치되고, 이 정장영역(11)의 한쪽 면에 인접하여 제1 장벽영역(14)이 설치되고, 저장영역(11)의 다른쪽 면에 인접하여 제2 장벽영역(15)이 형성되어 있다. 상기 제1 장벽영역(14)은 2개의 터널장벽(13a), (13b)과, 각 터널장벽(13a), (13b) 사이의 낮은 장벽영역(12)으로 이루어진다. 그리고, 한쪽 터널 장벽(13a)이 반도체 기판(1)에 인접하고, 제2 장벽영역(15)이 전극(G)이 인접하도록 설치되어 있다. 상기 각 실시예와 같이 제1 장벽영역(14)은 다중터널 장벽으로 되어 있다.
제15도(b), (c)는 반도체 장치의 전자 위치 에너지 분포를 나타내고, 제15도(b)는 낮은 장벽영역(12)이 저장영역(11a)보다 큰 위치 에너지를 갖는 경우(상기 제4실시예와 같이, 제2 경우라 한다)이고, 제15도(c)은 낮은 장벽영역(12)이 전도캐리어의 드·브로이 파장과 같은 정도 혹은 그 이하의 두께인 경우(상기 제4실시예와 같이, 제1 경우라 한다)이다. 저장영역(11)은 제2 장벽영역(15)과 터널장벽(13a), (13b) 보다 전자 위치 에너지가 작은 반도체, 반절연체, 또는 금속으로 구성되고, 그 내부에 전도전자를 가둘 수 있다. 터널 장벽(13a), (13b)은 저장영역(11)보타 ΔEt만큼 큰 전자 위치 에너지를 갖는 반절연성 반도체, 반절연체, 또는 절연체로 구성되고, 인접하는 양측의 낮은 위치 에너지 영역 사이를 전자가 열유도방출이 아닌 주로 터널 효과로 이동할 수 있는 정도로, 그 에너지 차ΔEt를 크게 하고, 그 막두께를 얇게 설치한다. 낮은 장벽영역(12)은 진성 혹은 반진성의 반도체, 반절연체 또는 절연체로 구성되고, 제2 장벽영역(15)과 터널 장벽(13a), (13b)보다 작은 전자 위치 에너지를 갖고, 상기 제1 경우는 그 두께dw가 이 전도 캐리어의 드·브로이 파장(예를 들어 전자의 경우 10nm)과 같은 정도 혹은 그 이하이고, 상기 제2 경우는 그 위치 에너지가 상기 저장영역(11) 혹은 반도체 기판(1) 보다 ΔE0만큼 크다. 제1 경우와 같이 양측에 에너지 장벽으로 둘러싼 영역의 두께가 전도 캐리어의 드·브로이 파장과 같은 정도의 이하로 되면, 낮은 장벽영역(12)은 정재파를 갖는 소위 양자 우물을 구성하고 그 내부에 에너지 차ΔE0의 양자 준위를 형성하게 된다. 또, 낮은 장벽영역(12)은 상기 제1 경우와 제2 경우의 상기 조건의 양쪽을 동시에 충족시켜도 좋다.
터널 장벽(13a), (13b)와 저장영역(11)에 이용하는 구체적인 재료의 조합으로는 예를 들면, A1As와 GaAs, SiO2와 Si, GaA1As와 GaAs, SiO2와 SiC, SI3N4와 Si, GaA1N와 GaN, Si와 SiGe 등을 생각할 수 있다. 또, 일반적으로 복수의 터널 장벽(13a), (13b)의 각 층에 이용하는 재료와 막두께는 같은 경우가 많지만, 서로 달라도 좋다. 일반적으로 터널 장벽(13a), (13b)과 제2 장벽영역(15)의 위치 에너지는 서로 달라도 좋지만, 같아도 좋고 이들의 영역에 이용하는 재료도 같아도 좋다. 본 실시예의 제1 경우에는 낮은 장벽영역(12)과 저장영역(11)의 위치 에너지는 서로 달라도 좋지, 같아도 좋고 양영역에 이용하는 재로도 갈아도 좋다. 이 경우의 구체적인 일례를 나타내면, 제2 장벽영역(15)을 SiO2로 이루어진 두께 5~30nm정도의 막으로 구성하고, 터널장벽(13a), (13b)을 SiO2로 이루어진 두께 2~5nm정도의 막으로 구성하고, 낮은 장벽영역(12)과 저장영역(11)을 모두 Si로 하여 각각 두께가 2~10nm정도의 5~30nm정도의 막으로 구성한다. 한편, 상기 제2의 경우에는 제1 장벽영역(14)을 구성하는 터널 장벽(13a), (13b)와 낮은 장벽영역(12)에 이용하는데 제1 장벽영역(14)을 구성하는 터널 장벽(13a), (13b)와 낮은 장벽영역(12)에 이용하는 재료의 조합으로, 예를 들면 A1As와 A1GaAs, SiO2와 Si, A1As와 GaAs, Sio2와 SiC, SiO2와 SiC, SiO2와 ,Si3N4, Si, AIN과 GaA1N, Si와 SiGe등을 생각할 수 있다. 이 경우의 구체적인 일례를 나타내면, 제2 장벽영역(15)을 SiO2로 이루어진 두께 5~30nm정도의 막을 구성하고, 터널 장벽(13a), (13a)를 SiO2로 이루어진 두께 2~5nm정도의 막으로 구성하고, 낮은 장벽영역(12)과 저장영역(11)을 모두 두께 5~30nm정도로 각각 SiC와 Si로 이루어진 막으로 구성한다.
상기 구성은 저장영역(11)에 가두는 전도 캐리어가 전자의 경우이지만, 전자 대신 정공을 전도 캐리어로 이용해도 좋다. 제15도(a)에서는 터널 장벽(13a), (13b)이 2개인 경우에 대해 예시하였지만, 터널 장벽이 각각의 용량부(10)에 포함되는 수는 2개 이상이면 좋다. 즉, 터널 장벽은 3개, 4개 혹은 그 이상인 예를 들어 10개여도 좋다. 이 경우, 이 터널 장벽이 1개 늘어날 때마다 터널 장벽과 낮은 장벽 영역을 각각 하나씩 늘리게 된다.
다음에, 본 실시예에 의한 반도체 장치의 동작을 설명한다. 제15도(a)에 나타나는 반도체 기판(1)의 내부에 존재하는 전도 캐리어(이 예에서는 전자)를 어느 정도 이상의 크기 전계를 인가하여 저장영역(11)에 주입하고, 이로써 이 저장영역(11)에 축적된 전하량에 따라 정보를 표현, 기억할 수 있다. 일단 주입된 전도전자는 이 저장영역(11)에 가두고, 어느 정도 이상의 크기 전계를 인가하지 않는 한 열유도 방출등으로 제2 장벽영역(15) 또는 복수의 터널 장벽(13a), (13b)을 넘어 그 외부로 유실하지 잃지 않고, 이로써 정보의 유지, 기억을 할 수 있다. 또, 반도체 기판(1)과 전극(6)사이에 어느정도의 전압을 가함으로서 상기 정보의 내용을 변환·제어(다시 쓰기)할 수 있고, 이것을 본 실시예의 제1과 제2 경우에 대해 각각의 제16도(a), (b)와 제17도(a), (b)를 이용하여 설명한다. 반도체 기판(1)에 대해 전극(6)에 플러스 전위를 준 경우에는, 제16도(a)와 제17도(a)에 나타나는 바와 같이, 반도체 기판(1)의 내부에 있던 전도전자는 제1 장벽영역(14)(터널 장벽(13a), (13b)와 낮은 장벽영역(12)으로 구성되는 다중 터널구조를 갖는 장벽영역)을 투과하여(도면 중의 화살표 참조), 저장영역(11)으로 흘러 들어가고, 도면 중에 나타나는 바와 같이 저장영역(11)의 내부에 일부 존재하여 분포한다. 한편, 반도체 기판(1)에 대해 전극(6)에 마이너스 전위를 준 경우에는 제6도(b)와 제17도(b)에 나타나는 바와 같이, 저장영역(11)의 내부에 있던 전도전자는 상술한 경우와 같이 제1 장벽영역(14)을 투과하여 이번에는 반도체 기판(1)으로 뽑아내면 그 결과, 이 저장영역(11)의 내부에는 거의 전도전자가 없는 상태로 된다. 그 결과, 본 실시예의 반도체 장치의 분극과 외부전계의 관계는 제18도에 나타나는 바와 같이, 제3도에 타나는 특성과 반대 방향의 히스테리시스 특성을 갖는 관계로 되고, 이 히스테리시스 특성을 이용하여 정보의 기억을 행할 수 있다.
상기 제1~제3실시예에 의한 반도체 장치에서는 상술한 바와 같이 복수의 터널장벽을 하나하나 투과해 가는 것으로 전도전자를 이동시켜 다시 쓰기 동작을 행하지만, 본 실시예의 제1과 제2의 경우에 대해서는 상기 제4 실시예에서 설명한 것과 같이, 저장영역(11)과 반도체 기판(1)중 높은 위치 에너지 쪽의 영역과 낮은 장벽영역(12) 사이의 위치 에너지차가 거의 ΔE0으로 같아지면, 소위 공명터널링 혹은 그와 비슷한 현상이 일어나고, 전도전자는 복수의 터널 장벽(13a), (13b)을 하나하나가 아닌 한꺼번에 투과하게 된다. 그 때문에, 본 실시예에 따른 반도체 장치는 제4도의 곡선 E3에 나타나는 특성과 같은 It-Va특성을 나타내고, 상기 제4실시예와 본질적으로 같은 작용·효과를 얻을 수 있다. 즉, 공명터널링으로 제1장벽영역(14)을 투과하는 확률T는 기본적으로 「1」이 되기 때문에 종래예보다 다시 쓰기할 때 전류It를 크게 얻을 수 있다. 한편, 다시 쓰기에 필요한 외부전압과 그때의 내부전계는 종래예보다눈에 띄게 자기 때문에, 이 반도체 장치의 신뢰성을 향상시킬 수 있다. 예를 들면, 본 실시예에서는 공명터널링에 의한 급격한 전류It의 증가를 약 3V정도로 볼 수 있고, 이 근방을 기입·소거의 동작범위로 설정할 수 있고, 종래예인 제4도의 곡선 E1, E4의 특성으로 필요한 전압10~20V에 비교하면, 다시 쓰기에 필요한 외부전압은 매우 작아도 된다. 더구나, 한편으로 읽어내기 동작범위로 예를 들면 실용상 충분한 크기 ±1.5~2V정도의 범위로 설정할 수 있고, 상기 범위에서는 전류It는 실용상 충분히 낮게 억제할 수 있다. 또, 본 실시예의 제2경우에서도, 높은 위치 에너지 쪽의 저장영역(11)과 낮은 장벽영역(12) 사이의 위치 에너지차가 거의 ΔE0으로 같아지면 공명터널링 혹은 그와 비슷한 현상이 일어나고, 상술한 제1 경우와 가은 작용·효과를 얻을 수 있다. 이처럼, 본 실시 예에서는 용량부(10)에 공명터널링 작용을 갖는 다중 터널장벽을 설치한 특징에 의해, 본 발명이 해결하려고 하는 과제로 들었던 이상적 반도체 메모리로서 요구되는 요건(A)~(D)의 전부를 충족시킬 수 있는 종래에 없는 각별한 효과를 얻을 수 있다.
이상, 터널장벽(3)이 2개인 경우를 예를 들어 설명하였지만, 3개 이상의 터널장벽을 갖는 경우에 대해서도 상술한 경향때문에 눈에 띄게 또는 약간 복잡해지는 것 이외는 2개인 경우와 본질적으로 같다고 말할 수 있다.
또, 본 실시예의 제1 경우에서는 낮은 장벽영역(12)의 두께 dw가 작아지는 만큼 양자효과가 현저해지고, ΔE0이 증가한다. 그 때문에, 본 실시예의 제1 경우에는 낮은 장벽영역(1)의 두께 dw를, 같은 제2 경우에는 에너지 차ΔE0을 각각 변화시킴으로써, 다시 쓰기와 기입 동작전압범위를 제어할 수 있다.
또, 낮은 장벽영역(12)이 반도체로 구성되는 경우에는, 상기 터널 과정의 산란을 최소한으로 억제하는 목적으로 일반적으로 진성, 반절연성, 혹은 고저항인 것을 이용하지만, 이 낮은 장벽영역(12)이 낮은 저항의 반도체여도 상관없다. 또, 상기 전도 캐리어로 전자 대신 정공을 이용해도 같은 작용·효과를 얻을 수 있다.
[제8실시예]
다음에, 제8실시예에 대해 제19도, 제20도와 제21도(a)~(f)를 참조하면서 설명한다.
제19도는 상기 제7실시예로 나타낸 구조를 갖는 용량부(10)를 MISFET 위에 실어 이루어지는 반도체 장치의 단면구조를 나타낸다. 같은 도면에 나타나는 바와 같이, 반도체 기판(1) 위에 용량부(10)가 설치되고, 다시 용량부(10) 위에 게이트 전극(6)이 설치되어 있다. 그리고, 용량부(10)의 양끝부 아래쪽에 위치하는 반도체 기판(1)의 표면영역에는 반도체 기판 안에 불순물을 도입하여 이루어지는 소스영역(2)과 드레인 영역(3)이 형성되어 있다. 용량부(10)의 구조는 제15(a)에 나타나는 구조와 기본적으로 같다. 상기 소스 영역(2)과 드레인 영역(3)은 보통의 MISFET에 이용하는 것과 같은 것이어도 좋고, 예를 들면 Si반도체를 이용한 MISFET와 같이 반도체 기판과 반대 극성의 불순물 원자를 첨가하여 형성할 수 있다.
또, 일반적으로는 상기 소스 영역(2)과 드레인 영역(3)의 불순물 원자의 분포는 같지만, 서로 달라도 좋다. 또, 제19도에서는 터널장벽(13a), (13b)이 2개인 가장 단순한 구성의 경우에 대해 예시하였지만, 이 터널장벽은 3개 이상이어도 좋다. 따라서, 상기 터널장벽영역이 2개인 경우에는 용량부(10)를 매우 간단한 구조로 할 수 있어 공정상 유리한 동시에, MIS형 반도체 장치에 용량부(10를 절연층 또는 반절연층으로 바꿔 싣는 경우에 반도체 장치의 미세화·집적화를 도모할 수 있는 데다 충분할 정도로 용량부(10)을 얇게할 수 있는 각별한 이점을 갖는다. 예를 들어 본 실시예 제2의 경우, 제2 장벽영역(15)과 터널장벽(13a), (13b)가 SiO2로 이루어 지고 그 두께가 각각 6nm과 3nm이고, 저장영역(11)과 낮은 장벽영역(12)이 두께 10nm의 Si막으로 이루어지는 예를 생각하면, 장벽영역 전체의 SiO2환산한 두께는 상기 활성영역이 1개인 경우에서는 약 19nm으로 되는 이점을 갖는다.
다음에, 본 실시예에 의한 MIS형 반도체 장치의 동작에 대해, 제20도를 참조하면서 설명한다. 상기 저장여역(11)의 내부에 전도전자가 있는지 없는지에 따라 MISFET의 임계치 전압VT는 높은 임계치VT0을 나타내는 상태로 되든가, 낮은 임계치 VT1를 나타내는 상태가 된다. 즉, 상기 제2실시예와 같이 드레인 영역Id와 게이트 전압Vg의 관계는 히스테리시스 특성을 나타내고, 이 히스테리시스 특성을 이용하여 정보의 기억을 행할 수 있다. 또, 제18도에 나타난 분극과 전계관계의 경우와 같이, 본 실시예에 따른 MISFET는 상기 제6도에 나타나는 Id-Vg특성과 반대 방향 히스테리시스 특성을 갖는다. 그리고, 상기 임계치VT가 높은 값VT0을 나타내는 상태와 낮은 값VT1을 나타내는 상태를 각각 디지탈 신호인 0 혹은 1에 대응시킴으로써, 본 실시예에 의한 MIS형 반도체 장치를 예를 들어 플래시 EEPROM의 메모리셀 대신으로 이용할 수 있다. 본 실시예에서는 특히 종래예의 플래시EEPROM에 비해, 매우 빠른 속도로 기입·소거 동작을 행할 수 있을 뿐 아니라, 매우 낮은 전계 아래서 기입·소거 동작을 행할 수 있기 때문에 실용상 충분한 최대 다시 쓰기 회수를 실현할 수 있는 각별한 이점을 갖는다. 또, 본 실시예에서는 상기 제5실시예와 같은 용량부(10) 외부영역과의 전하왕래가 본질적으로 없다는 이점을 갖고 있지 않지만, 종래예의 플래시EEPROM에 비하면, 매우 작은 전압으로 다시 쓰기를 행할 수 있기 때문에, 그에 따르는 소비전력을 적게 할 수 있다. 게다가, 상기 제5실시예에 비하면, 저장영역(11)과 제2 장벽영역(15)은 각각 1개 적게할 수 있고, 또 전도 캐리어 공급원을 용량부(10)의 내부에 설치하지 않아도 쉽게 전도 캐리어를 용량부(10)에 주입할 수 있으므로, 더 간단한 구조로 할 수 있어 공정상 유리한 각별한 이점을 갖고 있다.
또, 상기 저장영역(11) 안의 전하가, 높은 임계치VT0을 나타내는 상태일 때에 비해 어느 비율의 양밖에 존재하지 않는 경우에는, 이 비율에 따라 MISFET는 제20도에 가는 실선으로 나타내는 바와 같이 VT0과 VT1의 중간 임계치 VTm을 갖고, 이것을 이용하여 아날로그 신호 혹은 다중값의 논리신호를 기억할 수 있다. 이와 같은 중간적인 임계치 VTm을 나타내는 상태는 용량부(10)안의 전도전자 전체수가 다중 터널구조를 갖는 제2 장벽영역(14)을 투과하는 데 필요한 시간에 비해 기입 또는 소거할 때 펄스폭을 충분히 짧게 하든가, 기입 또는 소거의 전압을 변화시킴으로써 실현할 수 있다. 게다가, 상기 성질을 이용하여, 제3실시예에 의한 MIS형 반도체 장치를 정보 처리에 이용되는 것도 가능하다. 예를 들면, 기입용 펄스신호의 회수에 대응하여 서서히 임계치VT를 변환시켜 기입 펄스폭을 설정하고, 이것을 이용하여 곱셈처리를 행할 수 있다.
또, 상기 제20도는 p형 반도체 기판(1) 위에 형성되는 n채널 MISFET의 예를 나타냈지만, n형 반도체 기판(1) 위에 형성되는 p채널 MISFET에 대해서도 같이 적용할 수 있고, 이 경우도 상술한 n채널과 완전히 같은 작용·효과를 얻을 수 있다.
다음에, 본 실시예의 MIS형 반도체 장치의 제조방법에 대해, 제21도(a)~(f)를 참조하면서 설명한다.
우선, Si단결정으로 이루어지는 반도체 기판(1)(혹은 금속 기판이나 막) 위에 예를 들어 보통 열산화법으로, 두께 3nm정도의 SiO2로 이루어지는 제1절연막(24)을 형성한다(제21도(a) 참조). 다음에, 예를 들어 CVD법으로, 두께 6nm정도의 비정질Si로 이루어지는 반절연성 또는 반도체막(25)을 형성한다(제21도(b)참조). 다음에 반절연성 반도체막(25)을 저온산화함으로써, 두께 3nm정도의 SiO2로 이루어지는 제 2 터널 절연막(26)을 형성한 후, 예를 들어 CVD법으로, 이 제 2터널 절연막(26) 위에 두께 10nm정도의 비정질Si로 이루어지는 반도체막(30)을 형성한다(제21도(c)참조).
다음에, 예를 들어 CVD법으로 반도체막(30) 위에 두께 8nm정도의 SiO2로 이루어지는 절연막(31)을 형성한다(제21도(d)참조). 그리고, 예를 들어 CVD법으로 인(P)을 도프한 두께 300nm정도의 다결정 Si막(29)을 형성한다(제21도(e)참조).
또, 경우에 따라서는 상기 공정 중 제2 터널 절연막(26)과 반도체막(30)을 순서대로 형성하는 공정을 여러번 반복한다.
그리고, 반도체 기판(1) 위에 상기 공정에 의한 복합막을 형성한 후, 게이트 전극과 용량부의 패터닝을 행하고, 패터닝된 복합막을 마스크로하여 비소(As)의 이온 주입을 행하고 자기 정합으로 소스 영역(2)과 드레인 영역(3)을 형성하고, 그 다음에, 예를 들어 증착법으로 두께 800nm정도의 A1막으로 이루어지는 소스 전극(A)과 드레인 전극(5)을 선택적으로 형성한다(같은도면 (f)참조).
최조적으로, 상기 제21도(f)에 나타나는 바와 같이, 상기 제1, 제2 터널 절연막(24), (26)은 터널 장벽(13a), (13b)으로 이루어지고, 상기 반절연성 반도체막(25)은 낮은 장벽영역(12)으로 이루어지고, 반도체막(30)은 저장영역(11)으로 이루어지고, 절연막(31)은 제2 장벽영역(15)으로 이루어지고, 다결정 Si막(29)은 게이트 전극(6)으로 이루어진다.
또 상기 제1터널 절연막(24), 제2터널 절연막(26)과 절연막(31)은 SiO2막뿐만이 아니라 실리콘 질화막, 실리콘 질화막 또는 그 복합막을 이용해도 좋다. 또, 경우에 따라서는 상기 반절연성 반도체막(25)을 더 두껍게 하고, 예를 들어 10~30nm정도로 형성해도 좋고, 혹은 반도체막(25)으로서 반도체 기판(1) 또는 반도체막(30)보다 큰 위치 에너지를 갖는 재료 예를 들면 비정질SiC로 이루어지는 반도체막을 형성해도 좋다. 또, 상기 전공정의 시간적 순서가 완전히 반대여도 좋다.
[제9실시예]
다음에, 제9실시예에 대해 제22도와 제23도(a)~(d)를 참조하면 설명한 제22도는 상기 제8실시예에서 제19도에 나타난 구조를 갖는 MISFET의 채널 방향에 따라 직렬로 보통 MISFET를 설치하여 이루어지는 MIS형 반도체장치의 단면구조를 나타낸다. 채널영역의 한가운데 위치하는 것은 제19도에 나타난 구조를 갖는 MISFET(기억용 MISFET)이고, 그 양끝의 드레인 영역(3)과 소스 영역(2)에 가까운 부분은 게이트 절연막(17a), (17b)을 갖는 보통 MISFET(선택용 MISFET)를 구성하고 있다. 양자는 절연체 혹은 반절연성 반도체로 이루어지는 측벽(16a), (16b)에 따라 서로 분리되어 있는 한편, 그 게이트 전극(6)을 공유하고 있다. 에를 들면 반도체 기판(1)이 Si로 이루어지는 경우에는 구체적인 일례로, 게이트 절연막(17a), (17b)로 두께 5~30nm정도의 SiO2막, 측벽(16a), (16b)로 SiO2, Si3N4혹은 그 복합만으로 이루어지는 가로 방향 두께가 50~300nm정도의 막이 있다. 이와 같은 선택용 MISFET는 반도체 메모리 접적회로에서 어떤 하나의 메모리셀로 다시 쓰는 동작을 행할 때, 그것과 인접하는 메모리셀에도 간섭하고 그 기억상태를 변화시켜 버리는 소위 디스터브 현상을 유효하게 방지하기 위해 필요한 경우가 있다. 특히, 제19도에 나타나는 구조를 채용함으로써, 기억용MISFET와 선택용 MISFET의 양자를 매우 작은 면적에 채울 수 있고, 고집적화와 동시에 상기 디스터브현상을 방지할 수 있다. 또, 이같은 선택용MISFET는 제8도에 다른 실시예로 나타내는 바와 같이 기억용MISFET에 대해 드레인측의 다른쪽에 위치해도 좋고, 혹은 제14도에 다른 실시예로 나타낸 바와 같이 기억용MISFET에 대해 소스측의 다른쪽에 위치해도 좋다.
또, 본 실시예에 의한 반도체 장치는 예를 들어 DRAM의 메모리셀을 구성하는 축적용량 대신에 이용함으로써, 비휘발성 DRAM을 얻을 수 있다. 이 경우, 반도체 장치가 자기 분극 효과를 갖기 때문에, DRAM메모리셀이 또한쪽 구성요소인 스위칭MOSFET에 흐르는 전류의 크기(또는 방향)는 이 분극 방향과 크기에 대응하여 변환하고, 이것을 이용하여 기억데이타를 읽어낸다. 이 때문에, 본 실시예에 따른 비휘발성DRAM은 종래예의 DARM과 달리 데이터 신호를 자기 증폭하는 작용을 갖고, 더 빠른 속도로 읽어낼 수 있다. 또, 본 실시예에 따른 비휘발성DARM의 분극 방향과 크기는 읽어내기 동작 정도의 낮은 전계 또는 그 이하에서는 보존되기 때문에, 종래에 DRAM과 같은 리플래시 동작이 불필요하고, 더 낮은 소비전력화를 달성할 수 있다. 또, 본 실시예에서는 종래예 DARM과 같은 정도 혹은 그 이상 빠른 속도로 다시 쓰기 동작을 행할 수 있고, 실용상 충분한 최대 다시 쓰기 회수를 실현할 수 있다. 이상과 같이, 본 실시예에 의한 반도체 장치를 이용하여 빠른 속도로 매우 낮은 소비전력의 비휘발성DRAM을 실현할 수 있는 각별한 이점을 갖는다.
다음에, 본 실시예의 MIS형 반도체 장치의 제조공정에 대해, 제23도(a)~(d)를 참조하면서 설명한다.
본 실시예에서는 상기 제8실시예의 제21도(a)~(d)까지 하는 공정과 같은 공정을 행한 후, 아래의 공정을 행한다.
우선, 보통 노광과 에칭 공정을 이용하여, 제1 터널 절연막(24)에서 절연막(31)으로 이루어지는 복합막의 일부 영역을 제거하고, 용량부(10)의 패터닝을 행한다(같은 도면(a)참조). 다음에, 예를 들어 CVD법으로 두께 10nm정도의 SiO2로 이루어지는 절연막을 전면에 형성한 후, 비등방 에칭을 이용하여 패터닝된 용량부(10)의 양측부에 측벽(16a), (16b)를 형성한다(제23도(b)참조). 다음에, 예를 들어 보통 열산화법으로 패터닝된 용량부(10)와 측벽(16a), (16b)에 덮이지 않고 노출되어 있는 일부 반도체 기판(1) 위에 두께 10nm정도의 SiO2로 이루어지는 절연막(33)을 형성한 후, 예를 들어 CVD법으로 인(P)을 도프한 두께 300nm정도의 다결정Si막(29)을 전면에 퇴적한다(제21도(c)참조).
그리고, 용량부(10)의 양측 게이트 절연막(33)과 다결정Si막(29)으로 이루어지는 복합막 일부의 영역을 예를 들어 보통 노광과 에칭 공정을 이용하여 제거한 후, 이 패터닝된 복합막을 마스크로 하여, 비소(As)를 이온주입하여 자기정합적으로 소스영역(2)과 드레인 영역(3)을 형성하고, 게다가 예를 들어 증착법으로 두께 800nm정도의 A1막으로 이루어지는 소스 전극(4)과 드레인 전극(5)을 선택적으로 형성한다(제21도 (d)참조).
이상이 공정으로 제22도에 나타나는 구조를 갖는 MIS형 반도체 장치가 쉽게 형성되는 것을 알았다.

Claims (44)

  1. 전도 캐리어를 저장가능한 적어도 하나의 전도 캐리어 저장부를 구비한 반도체 장치에 있어서, 상기 전도 캐리어 저장부는, 전도 캐리어의 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 적어도 2개의 장벽영역과, 상기 각 장벽영역 사이에 끼워 설치되고, 상기 전도 캐리어 공급원에서 공급되는 전도 캐리어가 안정하게 존재할 수 있는 낮은 에너지 준위를 갖는 적어도 하나의 저장영역을 구비하는 동시에, 상기 각 장벽영역 중 적어도 한쪽은, 전도 캐리어의 터널링에 의한 통과가 가능한 에너지 준위를 갖는 적어도 2개의 터널 장벽과, 이 터널 장벽 사이에 끼워 설치되어 상기 터널 장벽보다 낮은 에너지 준위를 갖는 적어도 2개의 낮은 장벽영역으로 이루어지는 다중 터널구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전도 캐리어 저장부에 설치되는 저장영역의 개수는 1개이고, 장벽영역의 개수는 2개이고, 상기 2개의 장벽영역 중 한쪽만 상기 다중 터널구조를갖고, 다른쪽은 다중 터널구조를 갖지 않는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 전도 캐리어 저장부에 설치되는저장영역에 개수는 2개이고, 장벽영역의 개수는 3개이고, 적어도 상기 각 저장영역 사이의 장벽영역이 다중 터널구조를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 각 저장영역의 서로 대향하는 면과 반대쪽 면에 인접하는 2개의 장벽영역은 다중 터널구조를 갖지 않는 것을 특징으로 하는 반도체 장치.
  5. 제1, 2, 3 또는 4항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 양측 터널 장벽 중 한쪽의 터널 장벽의 입사파와 다른쪽 터널 장벽의 반사파의 위상이 거의 일치하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 전도 캐리어의 드·브로이 파장과 같은 정도 또는 이하의 두께를 갖는 박막재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 상기 저장영역의 에너지 준위보다 소정값만큼 높은 에너지 준위를 갖는 박막재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부 안에는 캐리어 공급원이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부는 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  10. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부는 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어양에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부 내부에서 상기 전도 캐리어가 상기 2개의 저장영역으로 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제2항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어량에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부 내부에서 상기 전도 캐리어가 상기 2개의 저장영역으로 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서, 상기 2개의 소스·드레인 영역 중 적어도 한쪽은 상기 전도 캐리어 저장부와 소정 간격을 두고 형성되어 있고, 상기 전도 캐리어 저장부의 상기 소스·드레인 영역과 소정 간격을 둔 측부에, 또 상기 간격의 치수보다 얇게 형성된 절연막 측벽과, 상기 절연막측벽에서 소스·드레인 영역에 걸친 반도체 기판 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위의 게이트 전극을 구비하고, 상기 게이트 전극은 상기 캐리어 저장부 위에 게이트 전극과 공통인 도전성 부재로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1, 2, 3 또는 4항에 있어서, 상기 반도체 장치는 DRAM메모리셀이고, 상기 전도 캐리어 저장부는 상기 DRAM메모리셀이 용량 전극과 플레이트 전극 사이에 끼워 설치되어 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  17. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 SiO2의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은, Si3N4의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과, 낮은 장벽영역은 Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제14항에 있어서, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 비정질Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 AlAs의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaAs의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 GaAlAs의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaAs의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 SiO2의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 SiC의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어의 터널 장벽은 GaAlN의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaN의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 Si의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 SiGe의 박막으로 구성 되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 단결정 반도체의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 상기 단결정 반도체 표면의 격자 정수와 거의 같은 격자정수를 갖는 물질이 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제1도전성 부재와 제2도전성 부재 사이에 복합층으로 이루어지는 전도 캐리어 저장층을 형성하기 위한 반도체 장치의 제조방법으로, 상기 전도 캐리어 저장층을 형성하는 공정으로서, 전도 캐리어의 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 제1 절연층을 형성하는 공정과, 상기 제1 절연층 위에, 전도 캐리어의 저장이 가능한 낮은 에너지 준위를 갖는 제1 저장층을 형성하는 공정과, 상기 제1 저장층 위에, 전도 캐리어 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 제2 절연층을 형성하는 공정을 구비하고, 상기 각 절연층을 형성하는 공정 중 적어도 어느 하나의 공정에서는 제1도전도 부재의 에너지 준위보다 높고 전도 캐리어의 터널링에 의한 통과가 가능한 에너지 준위를 갖는 터널 절연층과, 이 터널 절연층보다 낮은 에너지 준위를 갖는 낮은 장벽층을 교대로 형성하고, 또 최하부와 최상부가 터널 절연층으로 되는 다중 터널 구조를 갖는 층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제26항에 있어서, 상기 제1 절연층을 형성하는 공정에서는, 상기 다중 터널구조에 갖는 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제26항에 있어서, 상기 제1 절연층을 형성하는 공정에는 상기 다중 터널구조를 갖지 않은 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖는 절연층을 형성하는 동시에, 상기 전도 캐리어 저장층을 형성하는 공정은 다시, 상기 제2 절연층 위에, 전도 캐리어의 저장이 가능한 낮은 에너지 준위를 갖는 제2 저장층을 형성하는 공정과, 상기 제2 저장층 위에, 제3 절연층으로서 전도 캐리어의 이동에 대한 저항을 주는 높은 에너지 준위를 갖고 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제28항에 있어서, 상기 제1 절연층의 형성공정보다 나중이고 상기 제2도전부재의 형성공정보다 전에 전도 캐리어의 공급원을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제29항에 있어서, 상기 전도 캐리어 공급원을 상기 제1 저장층과 제2 저장층 중 적어도 어느 한 쪽에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제29항에 있어서, 상기 전도 캐리어의 공급원을 상기 각 터널층 중 적어도 어느 하나에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제28항에 있어서, 상기 제3 절연층 위에 상기 제1 저장층에서 제3 절연층에 걸친 복합층을 형성하는 공정을 복수회 행하고, 복수의 전도 캐리어 저장층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 다중 터널구조를 갖는 절연층을 형성하는 공정에서는 2개의 터널 절연층과 1개의 낮은 장벽층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 반도체 기판과 반도체 기판의 표면영역에 형성된 1개의 소스·드레인 영역이고, 상기 전도 캐리어 저장층은 반도체 기판과 상기 1개의 소스·드레인 영역의 일부 위에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 반도체 기판과 반도체 기판의 표면영역에 소정 간격을 갖고 형성된 2개의 소스·드레인 영역이고, 상기 전도 캐리어 저장층은 2개의 소스·드레인 영역의 끝부분과 그 사이의 반도체 기판 위에 걸쳐 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 DRAM메모리셀의 용량전극이고, 상기 제2도전성 부재는 DRAM메모리셀의 플레이트 전극이고, 상기 전도 캐리어 저장층은 상기 용량전극과 플레이트 전극 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제27항에 있어서, 상기 제1저장층을 형성하는 공정은 낮은 장벽층을 형성하는 공정에서는 실리콘막을 형성하고, 상기 각 터널 절연층을 형성하는 공정에서는 실리콘 산화막을 형성하도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제28항에 있어서, 상기 제1도전성 부재는 실리콘 반도체로 구성되어 있고, 상기 제1 절연층을 형성하는 공정에서는 제1도전성 부재 반도체 기판의 실리콘 반도체의 표면 부근을 산화, 질화 중 적어도 어느 한처리를 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 저항층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 실리콘막을 형성하고, 상기 각 터널 절연층을 형성하는 공정에서는 실리콘 산화막을 형성하도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제39항에 있어서, 상기 저장층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 비정질상태의 실리콘 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 저장층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 실리콘단결정막을 형성하고, 상기 터널 절연층을형성하는 공정에서는 상기 실리콘단결정과 접촉면에서 격자 정수가 거의 같은 유전체 물질의 막을 형성하고, 상기 각 막은 에피텍셜성장을 이용하여 형성하는 것을 특징으로하는 반도체 장치의 제조방법.
  42. 제27항 또는 제28항에 있어서, 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 공정에서는 실리콘 산화막, 실리콘 질화산화막, 실리콘 질화막과 그 복합막 중 어느 하나를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제35항에 있어서, 상기 전도 캐리어 저장층을 구성하는 복합층을 형성한 후, 형성된 복합층 중 원하는 부분을 남기고 그 이외의 부분을 제거하는 공정과, 상기 공정으로 패턴화된 복합층 한쪽의 측부에 절연체막으로 이루어지는 측벽을 형성하는 공정과, 상기 측벽의 측방 반도체 기판위에 게이트 절연막을 형성하는 공정과, 상기 패턴화된 복합층, 측벽과 게이트 절연층 위에 상기 게이트 전극이 되는 도전막을 퇴적하는 공정과, 적어도 상기 패턴화된 복합층의 일부, 측벽과 적어도 상기 게이트 절연층의 일부와 그 위쪽에 위치하는 도전막을 남기도록 패터닝하는 공정과, 상기 패터닝된 게이트 전극과 그 아래쪽 복합층을 마스크로 하여, 반도체 기판에 불순물 이온의 주입을 행하고 상기 각 소스·드레인 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  44. 제35항에 있어서, 상기 전도 캐리어 저장층을 구성하는 복합층을 형성한 후, 형성된 복합층 중 원하는 부분을 남겨 그 이외의 부분을 제거하는 공정과, 상기 공정으로 패터닝된 복합층 양측부에 절연체막으로 이루어지는 측벽을 형성하는 공정과, 상기 각 측벽의 측방 반도체 기판 위에 게이트 절연층을 형성하는 공정과, 상기 패턴화된 복합층, 측벽과 각 게이트 절연층 위에 상기 게이트 전극으로 되는 도전막을 퇴적하는 공정과, 적어도 상기 패턴화된 복합층의 일부, 측벽과 적어도 상기 게이트 절연막의 일부와 그 위쪽에 위치하는 도전막을 남기도록 패터닝하는 공정과, 상기 패터닝된 게이트 전극과 아래쪽 복합층을 마스크로 하여, 반도체 기판에 불순물 이온의 주입을행하고 상기 각 소스·드레인 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
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