KR960004152B1 - 전기 광학 장치 - Google Patents
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Abstract
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Description
제 1 도는 액정디스플레이의 등가회로를 보인 개략도.
제 2 도는 액정디스플레이의 일반적인 구성을 보인 개략단면도.
제 3 도는 본 발명의 제 1 실시형태에 다른 액정디스플레이의 등가회로를 보인 개략도.
제 4a 도 ~ 제 4c 도는 제 3 도에서 보인 액정디스플레이를 보인 동작 설명도.
제 5a 도 제 5b 도는 제 1 실시형태에 따른 액정디스플레이의 동작 설명도.
제 6 도는 본 발명에 따른 박막형 전계효과 반도체 트랜지스터의 제조에 적합한 시스템을 보인 개략도.
제 7a 도는 산화물과 반도체 막의 증착에 사용되는데 적합한 제 6 도에서 보인 시스템의 평면형 마그네트론 RF 스퍼터링 장치를 보인 개략도.
제 7b 도는 제 7a 도에서 보인 바와같은 장치에 구성된 자석의 배역을 보인 설명도.
제 8a 도~제 8f도는 본 발명의 제 1 실시형태에 적합한 박막형 전계효과 트랜지스터의 제조과정을 보인 단면도.
제 9a 도는 본 발명의 제 2 실시형태에 따른 액정디스플레이의 등가회로도.
제 9b 도는 제 9a 도에 도시된 액정디스플레이의 평단면도.
제 10a 도는 본 발명의 제 3 실시형태에 따른 액정디스플레이의 등가회로도.
제 10b 도는 제 10a 도에 도시된 액정디스플레이의 평단면도.
제 11 도는 본 발명의 제 4 실시형태에 따른 액정디스플레이의 등가회로도.
제 12 도는 제 4 실시형태에 따른 액정디스플레이의 콤플리멘터리 트랜지스터의 동작을 설명한 설명도.
제 13 도는 제 4 실시형태에 따른 액정디스플레이의 동작을 연대순방식으로 설명한 다이아그램.
제 14 도는 본 발명의 제 4 실시형태에 따른 액정디스플레이의 등가회로도.
제 15 도는 본 발명의 제 5 실시형태에 따른 액정디스플레이의 동작을 연대순방식으로 설명한 다이아그램.
제 16 도는 제 5 실시형태에 따른 액정디스플레이의 동작을 연대순방식으로 설명한 다이아그램.
제 17 도는 본 발명의 제 6 실시형태에 따른 액정디스플레이의 등가회로도.
제 18 도는 제 6 실시형태에 따른 액정디스플레이의 동작을 연대순방식으로 설명한 다이아그램.
본 발명은 그레이톤 디스플레이(grey tone display)와 그 구동시스템에 관한 것으로 특히 액정디스플레이에 사용하는데 적합한 콤플리멘터리 박막 게이트 절연형 전계효과 트랜지스터를 이용한 디스플레이 구동 시스템에 관한 것이다.
종래 박막트랜지스터(TFT)로 구동되는 활성 액정디스플레이가 잘 알려진 바 있다. 이러한 형태의 디스플레이들은 가시판넬과 이 판넬을 구동시키기 위한 주변회로로 구성된다. 주변 회로는 탭본딩(tapbonding)또는 GoG(chip on glass )방법으로 직접회로를 포함하는 단결정칩을 유리기재상에 부착시켜 구성된다. 가시판넬은 각각 구동 TFT를 갖춘 다수의 픽셀로 구성된다. 통상적으로 TFT는 각 픽셀이 전기적으로 연결된 비정질 또는 결정 반도체 막내 형성된 n-채널 FET이다.
제 1 도는 실시예인 LCD의 등가회로를 도시한 것이다. 이 회로도에서는 설명을 간략하게 하기 위하여 단지 2×2 매트릭스만을 도시하였으나 통상적으로 액정디스플레이는 640×480 매트릭스, 1260×960 매트릭스 등의 형태와 같이 상당수의 픽셀로 구성된다. 액정디스플레이는 제 2 도에서 보인 바와같이 한쌍의 유리기재(11),(11')사이에 배치된 액정층(42)을 포함한다.
부호 "54'는 편광판을 나타낸다. 유리기재(11')의 내부면은 접지전극(53)으로 피복된다. 다른 기재(11)의 내부면은 각각 디스플레이의 한 픽셀을 구성하는 다수의 전도성 패드가 구비되어 있다. 각 전도성 패드는 소오스가 상응하는 패드와 전기적으로 연결된 n-채널 FET(51)와 함께 형성된다.
매트릭스에서 같은 횡렬(row)에 FET 의 드레인 은 횡렬드라이버(47)로부터 제어 신호가 공급되는 횡렬의 제어라인에 연결된다. 같은 종렬(column)에서 n -채널 FET의 게이트는 종렬 드라이버(46)로부터 제어 신호가 공급되는 종렬의 제어라인에 연결된다.
디스플레이의 동작에 있어서, 종렬 드라이버(46)은 선택된 종렬의 TFT의 턴-온 시키도록 이 종렬에 하이레벨의 제어신호를 공급한다.
TFT의 온-오프 동작이 충분이 수행되지 않아 TFT의 출력전압(즉, 픽셀에 대한 입력)이 예측된 하이 전압 레벨(예를들어 5V)에 이르지 못하거나 이 출력전압이 예측된 로우 전압 레벨(예를들어 0V)로 완전히 떨어지지 않는 경우가 있다. 이는 TFT의 비대칭 특성 때문이다.
즉, 액정층의 충전작용은 이 액정층으로 부터의 방전작용과 다르게 일어난다. 더욱이 액정은 그 자체가 절연층이므로 TFT가 턴-오프 되었을때에 액정전압(VLC)은 전원에 접속하지 않게 된다. 액정에 축적된 전하량은 용량과 동등하며 VLC를 결정한다. 그러나 축적된 전하는 먼지나 이온화된 불순물로 구성되는 채널 저항(RSP)을 통하여 누설되거나 저항 RLC(44)이 때때로 감소되는 액정자체를 통하여 누설된다. 이러한 이유로 VLC는 막연한 중간 전압 레벨이 된다. 20만개에서 500만개의 픽셀을 갖는 판넬인 경우 높은 효율을 기대할 수 없다.
또한 종래의 구동방법에 있어서, 제어전압이 인가되는 액정물질은 동작중에 한방향만으로 평균전계를 받는다. 이러한 전계는 계속 사용시 전해의 원인이 된다. 이러한 이유 때문에 액정물질의 노화가 촉진되고 디스플레이의 수명은 단축된다.
더욱이 복잡한 구조없이 그레이의 여러 사소한 차이에서 다양한 가시화상을 임의로 디스플레이 할수 있는 그레이 톤 디스플레이를 알기에는 어려운 점이 있다.
본 발명의 목적은 선명한 가시화상을 보일 수 있는 그레이 톤 디스플레이와 그 구동 방법을 제공하는데 있다. 본 발명의 다른 목적은 정확히 동작하는 그레이 톤 디스플레이와 그 구동방법을 제공하는데 있다. 본 발명의 또 다른 목적은 그레이의 여러 사소한 차이에서 다양한 가시화상을 임의로 디스플레이 할 수 있는 그레이 톤 디스플레이와 그 구동방법을 제공하는데 있다.
이후 본 발명의 다른 목적, 잇점 및 독특한 특징등이 설명될 것이며, 이후 설명되는 실시형태로 본 발명의 기술분야에 정통한 전문가라면 일부는 명백히 알것이고 또는 본 발명의 실시에 의하여 체득하게될 것이다. 본 발명의 목적과 잇점은 첨부된 청구범위에서 특별히 한정한 구성과 조합에 의하여 달성되고 또한 기대될 수 있다.
상기 언급된 목적이나 다른 목적을 달성하기 위하여, 그리고 본문에 예시된 바와 같이, 본 발명에 따른 디스플레이는 감광매체, 매체에 다수의 픽셀을 형성하는 전극 패턴과 전극패턴에 제어신호를 공급하기 위한 제어회로로 구성된다. 제어회로는 로우레벨과 하이레벨 사이에 연결된 적어도 하나의 콤플리멘터리 트랜지스터로 구성된 스위칭 소자를 통하여 각 픽셀에 제어신호를 공급한다. 콤플리멘터리 트랜지스터를 이용하므로서 각 픽셀의 전압레벨은 이 픽셀의 동작중에 파동이 일어나지 아니한다.
특히 콤플리멘터리 트랜지스터는 소오스터미널에 이 콤플리멘터리 트랜지스터의 출력 터미널을 연속적으로 결합한다. 이 콤플리멘터리의 입력 터미널은 그 게이트 터미널을 서로 결합한다. 이런 구성에 의해서 콤플리멘터리 트랜지스터가 안정된 고전압과 저전압 사이에 연결될 때 콤플리멘터리 트랜지스터의 출력터미널은 역치전압을 감소시키는 게이트터미널의 입력 레벨로 초래된다.
따라서 감광 전압에 공급된 이 전압은 그레이의 여러 사소한 차이에서 가시화상을 얻은 입력 레벨의 조절에 의해 임의로 수정될 수 있다. 이러한 것은 특히 역치 전압이 확실한 폭을 갖는 분산형 액정의 감광매체에 알맞다.
전형적인 구동방법에 있어서, 이러한 형태의 디스플레이는 전도성 패드에 펄스형태의 제어신호를 인가하므로서 구동된다. 감광매체는 전도성 패드와 배면전극 사이에 배치된다. 배면전극에는 감광매체에 인가되는 평균 전압이 제로가 되도록 하기 위하여 교류 전압이 공급된다.
전형적인 실시예에서, 본원 발명은 액정디스플레이에 적용된다. 디스플레이의 각 픽셀에는 액정층의 레벨이 부동상태가 아니고 정확히 하이 또는 로우전압레벨이 되도록 하는 콤플리멘터리 박막형 전계효과 트랜지스터로 된 스위칭 소자가 구비된다. 물론 본 발명은 박막형 트랜지스터 이외에 교열형, 공면형, 역교열형, 역공면형과 같은 여러 가지 다른 트랜지스터로 실시될 수 있다. 트랜지스터의 채널영역은 트랜지스터의 감광성을 줄여 입사광의 불필요한 영향을 배제하기 위하여 적당한 불순물을 주입하여 손상시킬 수 있다. 스위칭 트랜지스터에 제어신호를 공급하기 위한 드라이버의 제어 트랜지스터가 광선이 입사되지 않는 그 주변 위치에서 동일기재상에 구성될 때에 이들은 불순물로 손상되지 않는다. 이와같은 경우, 기재에는 두가지 형태의 트랜지스터가 구성되는데 하는 불순물로 손상되고 다른 하나는 불순물로 손상되지 아니하며 캐리어 이동성이 불순물로 손상된 트랜지스터 보다 2-4배나 크다.
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
제 3 도는 본 발명의 제 1 실시형태에 따른 액정디스플레이의 등가회로도를 보인 것이다.
이 회로도에서는 설명을 간명하게 하기 위하여 단지 2×2 매트릭스를 보이고 있으나 통상적인 액정디스플레이는 640×480매트릭스, 1260×960 매트릭스와 같이 상당수의 픽셀로 구성된다. 이 액정디스플레이는 제 2 도에서 보인 바와 같이 한쌍의 유리기재(11),(11') 사이에 배치된 액정층(42)을 포함한다. 유리기재(11')의 내부면은 전극(53)으로 피복된다.
타측 기재(11)의 내부면에는 제4a도에서 보인바와 같이 각각 디스플레이의 한 픽셀을 구성하는 다수의 전도성 패드(37b)가 구비되어 있다. 도면에서 하나의 픽셀을 점선내에 표시하였다. 각 전도성 패드(37b)는 각각 드레인(34b),(34b')이 해당 패드(37b)에 전기적으로 연결된 n-채널 FET(51)과 p-채널 FET(41)로 구성된 COMS의 트랜지스터와 함께 기재에 형성된다. 같은 횡렬에서 COMS의 n-채널 FET의 드레인은 이 횡렬의 Vpp라인(49) 에 연결된다. 같은 횡렬에서 COMS의 p-채널FET의 드레인은 이 횡렬의 Vss라인(49)에 연결된다. 같은 종렬에서 COMS의 p-채널 및 n-채널 FET의 게이트는 이 종렬의 VDD라인에 연결된다. Vss 라인과 VDD라인은 횡렬 드라이버(47)에 연결되고 이로부터 제어신호가 공급된다. VGG라인(52)이 종렬 드라이버(46)에 연결되고 이로부터 제어신호가 공급된다. 종렬 드라이버(46)와 횡렬드라이버(47)는 제 2 도에서 보인 바와같이 유리 기재(11)의 돌출단부에 형성되어 있다.
TN 액정물질이 사용될 때에 기재의 거리는 약 10㎛가 되게 선택되고 이들 기재내면에는 적당히 연마처리되는 방향 제어막이 구비되어 있다. 강유전체의 액정물질(FLC)이 사용될때에 기재의 거리는 약 1.5-3.5㎛, 예를 들어 2.3㎛가 되도록 선택되고 단 하나의 내면(접지전극면)에 적당히 연마처리되는 방향 제어막이 구비되어 있다. 구동 전압은 20V이다. 분산형의 액정물질 또는 중합체 액정물질이 사용되는 경우, 기재의 거리는 약 1.0-10.0㎛, 예를들어 2.3㎛가 되도록 선택되고 방향 제어막은 필요로 하지 아니한다.
구동전압은 ±10∼±15V 이다. 이와같은 경우에 또한 편광판도 필요없으므로 유효광량은 투과 또는 반사형의 어느 형태에서나 어느정도 증가할 수 있다. 아울러, 액정층이 역치전압을 가지지 않는 반면에 디스플레이되는 화상의 콘트라스트가 양호하며 정확히 역치 전압을 제공하는 콤플리멘터리 TFT의 사용으로 불필요한 혼선이 효과적으로 방지된다.
제 5a 도와 제 5b 도에서 콤플리멘터리 트랜지스터의 동작이 설명된다.
상기 Vss라인과 상기 Vss라인이 각각 + 10V로 나타난다.
정전압(VGG)이 제 5a 도에 도시된 바와같이 게이트 단자(40),(40')에 공급될 때 n-채널 트랜지스터(51)는 켜지고 p-채널 트랜지스터(41)은 꺼진다. 이런 조건은 소오스 전압 수준이 VGG- Vth에 도달할 때까지 계속된다. 즉, n-채널 트랜지스터는 효과적인 게이트 전압(게이트 전압과 비교된 소오스전압)이 역치전압(Vth)에 달하지 못할 때 꺼진다. 물론 n-채널 트랜지스터는 항상 소오스 터미널부터의 전류 누전을 극복하도록 소오스 전압값을 유지하기 위해 소오스 터미날에 전하를 공급한다. 따라서, 소오스 터미날 예를들면 콤플리멘터리 트랜지스터의 출력값은 출력값이 입력 게이트 부호에 의해 제어될 수 있도록 VGG- Vth값으로 고정된다.
이러한 것을 대조해 보면, 부전압(VGG)이 제 5b 도에 도시된 바와 같이 게이트 터미널 (40),(40')에 공급될 때 n-채널 트랜지스터(51)은 꺼지고 p-채널 트랜지스터(41)은 켜진다. 이런 조건은 소오스 전압 값이 VGG- Vth로 떨어질 때까지 계속된다. 즉 p-채널 트랜지스터는 효과적인 게이트 전압(게이트 전압과 비교한 소오스 전압이 역치전압 - Vth를 초과할 때 꺼진다. 물론 n- 채널 트랜지스터는 항상 소오스 터미날 로부터 전류 누전을 극복하도록 소오스 전압 값을 유지하기 위해 소오스 터미날을 방전한다. 따라서 소오스 터미날 예를들면 콤플리멘터리 트랜지스터의 출력값은 출력값이 이런 경우에 있어서 입력 게이트 부호에 의해 제어될 수 있도록 VGG- Vth에 고정된다.
이제 제 6 도, 제 7a 도, 제 8a 도 ∼제 8f 도에서 본 발명의 제1실시형태에 따라 COMS를 구성하는 게이트 절연형 전계효과 트랜지스터(41), (51)를 제조하는 방법이 설명될 것이다.
시스템을 개략적으로 보인 것이다.
이 시스템은 게이트 밸브(5)를 갖는 로딩 및 언로딩용 프리챔버(1), 밸브(6)를 통하여 프리챔버에 연결된 보조챔버(2)와 각각 밸브(7),(8)를 통하여 보조챔버(2)에 연결된 제1 및 제2 스퍼터링장치(3),(4)로 구성된다. 프리챔버(1)에는 직렬로 연결된 로타리 펌프와 터보분자펌프로 구성되는 배기 장치(9)가 구비되어 있다. 보조챔버(2)에는 직렬로 연결된 로타리 펌프와 터보분자펌프로 구성되는 저진공의 제 1 배기 장치(10a)와, 크라이오섭션 펌프(cryosorption pump)로 구성되는 고진공의 제 2 배기장치(10b)가 구비되어 있다.
피복될 기재가 보조챔버(2)내에서 가열됨에 따라 열수축되는 경우, 이러한 기재에 대한 증착중에 막에 작용하는 열수축과 스트레스가 감소되어 막의 접착성이 개선될 수 있다.
스퍼터링 장치(3),(4)는 본 발명에 따라 사용될 때에 산화물 막과 반도체 막을 각각 증착시키는데 배타적으로 사용하기에 적합한 평면형 마그네트론 RF 스퍼터링 장치이다. 제 7a 도와 제 7b 도는 RF 스퍼터링 장치를 상세히 보인 것이다. 이 장치는 진공챔버(20), 각각 밸브(12a),(12c)를 갖는 터보분자펌프(12b)와 로타리 펌프(12d)로 구성되는 저진공의 제 1 배기 장치(12-1), 밸브(12f)를 갖는 크라이오섭션 펌프(12e)로 구성되는 고진공의 제 2 배기 장치(12-2), 타킷트(14)를 지지하기 위하여 챔버(20)의 하측에 고정되고 타킷트(14)를 냉각시키도록 냉각제가 흐를수 있게된 내부도관(13a)이 형성되어 있으며 영구자석과 같은 다수의 자석(13b)이 배치된 금속홀더(13), 홀더(13)에 RF에너지를 공급하기 위하여 매칭박스(15b)가 구비된 RF(예를들어 13.5MHz) 에너지원(15a)으로 구성되는 에너지 공급원(15), 피복될 기재(11)를 지지하기 위하여 챔버(20)의 상부위치에서 배치된 기재홀더(16), 기재홀더(16)내에 매설되어 있는 히터(16a), 기재(11)와 타킷트(14) 사이에 개재된 셔터(17)와, 기체 공급장치(18)를 구성된다.
부호(19)는 진공챔버(20)를 기밀하게 밀봉하기 위한 밀봉 수단을 나타낸다. 기재(11)에 증착하는 과정에서, 타킷트에서 발생된 불순물이 기재(11)와 타킷트(14) 사이에 놓여있는 셔터(17)에 충돌하여 증착되며, 이후에 셔터가 옮겨지고 기재(11)에 정상적인 증착이 이루어질 수 있게 된다. 자석(13b)은 이들의 N극이 상측단을 향하고 S극이 하측단을 향하며 제 7b 도에서 보인 바와같이 수평방향으로 원형이 되게 배열되어 전자가 기재(11)와 타킷트(14) 사이의 스퍼터링 영역에 한정되게 한다.
제 6 도 제 7a 도 및 제 7a 도와 함께 제 8a 도 ∼제 8f 도에서는 본 발명의 제 1 실시형태에 따라서 박막전계효과 트랜지스터(41),(51)를 제조하는 방법이 설명된다. 이 예시된 방법은 대량생산에 적합한 멀티 챔버형 장치에서 수행된다. 그러나 이러한 방법은 별다른 수정없이 독립된 챔버를 이용하는 유사한 방법에도 적용될 수 있다.
10개 시이트의 유리기재가 카셋트에 장착되어 밸브(5)를 통해 로딩 및 언로딩 프리챔버(1)내에 배치된다. 이들 기재는 니폰 일렉트릭 글라스 사에서 제조된 NO(상품명)유리, 호야사에서 제조된 LE-30(상품명) 유리 또는 코닝사에서 제조된 VYCOR (상품명)유리와 같이 700℃ 까지의 온도, 예를 들어 약 600℃의 고온에서 행하여지는 열처리에도 견딜수 있는 저가의 유리로 만들어질 수 있다. 프리챔버(1)와 보조챔버(2)의 내부조건을 조절한 후에 카셋트가 프리챔버(1)로부터 밸브(6)를 통하여 보조챔버(2)측으로 운반된다. 유리기재의 하나가 운반기구(도시 하지 않았음)에 의하여 제 7a 도에서 보인 바와같은 제 1 마그네트론 RF 스퍼터링 장치내에 배치되고 100% O2분위기(0.5Pa)와 150℃의 기재온도에서 1000Å - 3000Å의 두께로 차단막의 기능을 갖도록 SiO2막(32)이 피복된다. 이 장치의 출력은 13.56MHz RF에너지에서 400W-800W이다. 단결정 실리콘이나 석영괴가 타킷트로 사용된다. 증착 속도는 30 - 100Å/min 그리고 피복된 기재가 나머지 9개 기재중의 하나와 교체되고 같은 방법으로 연속하여 SiO ₂막으로 피복된다. 카셋트에 실린 모든 기재가 반복과정으로 SiO ₂막으로 피복된다. 이러한 과정에서 프리 챔버(1)와 보조챔버(2) 사이의 기재운반은 불필요한 불순물을 제거하기 위하여 각 챔버(1), (2)내의 입력과 내부분위기를 조절한 후에 수행된다.
다음으로 비결정질의 실리콘 막 (33)이 제 2 스퍼터링 장치(4)에서 500 nm-1㎛의 두께, 예를들어 2000Å의 두께로 SiO ₂막 (32)상에 증착된다. 비결정질 막내의 산소, 탄소 및 질소의 전체 밀도는 감광성을 낮추어 트랜지스터의 채널영역에서 입사광선의 불필요한 영향을 배제하기 위하여 4×1019-5×102/㎝-3사이가 좋다. 채널의 감광성은 다른 방법으로서 채널내에 선택적으로 불순물을 주입하여 낮출 수도 있다. 이와같은 경우에 있어서, 비결정질막의 산소, 탄소 및 질소의 전체 밀도는 7×1021㎝-3, 좋기로는 1×1019㎝-3를 넘지 않는 것이 좋다. 이러한 저밀도는 이후 열처리 단계에서 실리콘막에 형성되는 소오스와 드레인의 재결정이 용이하게 이루어지도록 한다. 실리콘 막(33)의 형성을 위하여 10개의 기재가 보조챔버(2)로부터 동일한 방법으로 차례로 장치(4)내에 배치되고 여기에서 비결정질 실리콘 막의 증착을 위한 처리가 이루어진다. 장치(4)와 보조챔버(2) 사이의 각 기재의 운반은 불필요한 불순물을 배제하기 위하여 챔버(2),(4)내의 입력과 내부분위기를 조절한 후에 수행된다. 일반적으로 이러한 과정은 이후 특별히 언급되지는 않았으나 제 1 또는 제 2 스퍼터링 장치와 보조챔버 사이로 기재를 운반코자 할 때에도 적용된다. 장치(4)내의 분위기는 수소와 알곤으로 구성된 혼합체로 구성되며 분압하에서 H₂/H₂+Ar)= 0.8(일반적으로는 0.2-0.8)이 되게 한다.
수소와 알곤은 그 순도가 각각 99.999%이어야 하며 장치(4)의 내부가 1×10-5Pa이하로 배기된 후에 주입된다. 총 입력은 0.5Pa이고, 장치의 출력은 13.56㎒ RF 에너지에서 400W-800W이며, 5×108㎝-3이하의 농도에서 산소원자를 포함하는 단결정실리콘이 타깃트로 사용되고, 기재온도는 동일한 방법으로 히터(16a)에 이하여 150℃(증착온도)로 유지된다. 우선 실시형태에서 상기 혼합체내에서 수소비율은 5%-100%로 선택되고, 증착온도는 50℃-500℃, 예를들어 150℃이며, 출력은 다른 펄스에너지원과 조합되어 500㎐-100G㎐의 주파수 범위에서 1W-10MW사이이다.
또한 비결정질 실리콘 막(33)은 저압 CVD(LP CVD)또는 플라즈마 CVD 방법에 의하여 증착될 수 있다. LP CVD의 경우에 있어서, 증착은 적당한 CVD 챔버내에 디실란(Si₂H6) 또는 트리실란(Si3H8)을 주입하여 수행된다. 증착온도는 실리콘의 재결정 온도, 즉 450℃ - 550℃ 사이의 온도, 예를 들어 530℃이하인 100℃-200℃의 온도에서 선택된다. 증착속도는 50 - 200Å/min이다. N-형 및 P - 형 TFT의 한계전압을 일정하게 유지하기 위하여 실란과 함께 도판트 가스로서 디보란을 사용하여 필름내에 1 ×1025㎝-3- 1×1018㎝-3으로 붕소가 주입될 수 있다. 플라즈마 CVD의 경우에 증착은 적당한 플라즈마 CVD 챔버내에 300℃에서 모노실란(SiH₄)또는 디실란(Si2H6)을 주입하여 수행된다. 입력에너지는 예를들어 13.56㎒의 고주파 전기에너지이다.
산소 밀도가 너무 높으면 이후의 단계에서 반도체 막을 충분히 재결정하기 위하여 1고온에서 장시간 열처리가 수행되어야 하므로 반도체막의 산소밀도는 5 ×1021㎝-3이하인 것이 좋다. 그러나, 특정 불순물이 사용되지 않는 경우 TFT의 오프상태에서 누설전류가 액정디스플레이의 배면광에 응답하여 증가하므로 산소밀도가 너무 낮아서도 않된다. 이러한 이유로 산소밀도는 4×1019-4×1021㎝-3사이에서 선택된다. 경험에 따르면 SIMS(이차 이온질량 분광분석) 방법에 의하여 실리콘 밀도가 4×1022㎝-3이라고 가정할때에 수소는 4 ×1020㎝-3의 밀도가 1원자%인 것이 확인되었다. 이들 밀도의 수치들은 깊이 방향에 따라 달라지는 각 원소의 최소값이다. 이러한 최소값이 사용되는 이유는 천연 산화물이 반도체 막의 표면에 존재하기 때문이다. 만약에 채널영역이 불순물로 처리되는 것이 요구되는 경우, 반도체막의 증착후에 채널영역의 밀도가 5×1020~5×1021㎝-3가 되도록 반도체 막의 일부에 대하여 불순물 처리제로서 산소가 주입될 수 있다. 이와같은 경우, 반도체 막의 증착은 반도체 막내에서 산소의 총밀도가 7 ×1020㎝-3, 좋기로는 1 ×1019㎝-3를 넘지 않도록 수행될 수 있다. 이러한 저밀도에 의하여 이후 단계에서 열처리에 의한 반도체 막의 소오스와 드레인 영역의 재결정이 용이하게 된다. 이와같은 경우, 조명에 노출되지 않도록 배치된 주변회로의 TFT가 동시에 구성될 때에, 산소주입이 방지되어 TFT의 이동성이 증가되므로서 고속 동작이 이루어질 수 있다.
모든 기재가 산화규소와 비결정실리콘반도체 막으로 피복된 후에, 이들 기재는 보조챔버(2)내에서 히터(10c)에 의하여 비산화 분위기, 예를들어 수소분위기 하에서 12 -70 시간동안 450℃~700℃, 전형적으로 600℃로 열처리된다. 막은 반 비결정질 또는 반결정 구조물의 형태로부터 이러한 가열어닐링에 의해 재결정된다.
다음으로, 본 발명에 따라서 반비결정질 또는 반결정 반도체 물질의 형성메카니즘이 설명될 것이다. 수소와 산소의 혼합체내에서 단결정 실리콘 타깃트를 스퍼터링 할 때에 고에너지의 무거운 알곤 원자가 타킷트의 표면에 충돌하고 이로부터 수십 ~ 수십만 실리콘 원자로 구성되는 집속군을 이동시켜 피복될 기재상에 증착되게 한다. 이들 집속군은 기재상에 증착되는 과정에서 혼합가스를 통과하고 이들은 불포화 결합을 차단하기 위하여 이들의 외표면에 수소원자가 결합된다.
따라서 기재에 증착될 때에 집속군은 내부의 비결정질 실리콘과 Si-H 결합을 포함하는 외부의 정돈된 실리콘으로 구성된다. Si-H결합과 반응하고 비산화분위기 하에서 450℃~700℃의 열처리에 의해 Si-Si결합으로 전환된다.
인접한 실리콘원자의 이들 결합(Si-Si)은 인접한 집속군이 서로 끌어당기도록 하므로서 이들 집속군은 이들의 상태에서 보다 정돈된 상태(부분적으로 재결정됨)로 전환되기 쉽게 된다. 따라서 이들 집속군의 결정구조는 격자왜곡을 보이며 그 라만스펙트럼의 피이크(522㎝-1: 단결정 실리콘으 피이크)가 낮은 주파수 방향으로 이동된다. 반폭에 기초하여 계산된 겉보기 입자(grain)직경은 미세결정이라할 수 있는 50 - 500Å이다.
집속군의 에너지 밴드는 집속군을 고정하는 Si-Si 결합을 통하여 이들 사이의 경계면에 연결된다. 이러한 이유로 본 발명에 다른 실리콘의 다결정(반 비결정질 반결정질) 구조가 통상적인 다결정체와는 완전히 다르며 입자경제 (grain boundary)가 캐리어이동에 대한 방벽을 제공하므로서 이동성은 15 -300㎠/Vsec(전자이동성)와 10-200㎠/Vsec(전공 이동성) 정도가 될 것이다.
즉, 본 발명에 따른 반 비결정질 또는 반결정질 구조는 실제로 불필요한 입자경계를 갖지 않는 것으로 간주될 수 있다. 물론 반도체가 100℃의 고온 또는 450℃~700℃의 비교적 낮은 온도보다 높은 온도를 받는 경우, 잠복되어 있던 산소원자가 집속군사이의 경계면에 나타나 종래기술의 경우와 같은 방벽을 형성한다. 캐리어 이동성은 고정강도를 증가시키므로서 개선될 수 있다. 이를 위하여 반도체 막의 산소밀도는 7 ×1019㎝-3, 바람직하기로는 1×1019㎝-3로 감소된다.
비결정질 실리콘반도체 막(33)은 n-채널 및 p-채널 트랜지스터를 구성하는데 필요한 영역(33),(33')을 남기고 부호①로 표시한 바와같은 포토마스크에 의하여 패턴처리 된다. 모든 기재가 산화규소와 비결정질 실리콘반도체 막으로 피복되고 상기 언급된 바와같이 패턴처리된 다음에 기재가 다시 제 1 스퍼터링 장치(3)내에 배치된다. 그리고 모든 기재가 제 8b 도에서 보인 바와같이 산화물 분위기하에서 행하여지는 스퍼터링으로 500Å-2000Å, 예를들어 1000Å 두께로 산화규소막(35)으로 피복된다. 증착 조건은 상기 언급된 산화규소막(32)의 조건과 동일하다. 산화규소 막 (35)과 그 하층의 반도체막(36) 사이이 경계면 특성은 오존산화를 수행하도록 자외선을 조사하므로서 개선될 수 있다. 즉, 경계면 레벨은 산화물 막 (32)의 증착에 관한 설명에서 언급된 스퍼터링과 조합하여 포토 - CVD를 이용하므로서 감소될 수 있다. 또한 나트륨 이온을 고정시키기 위하여 이러한 증착과정에서 붕소가 주입될 수 있다.
이와같은 경우, 분위기는 총 입력 0.5Pa에서 NP₃(5%)를 포함하는 고밀도 산소(95%)로 구성되고, 장치의 출력은 13.56㎒ RF에너지에서 400W이며, 타키트로서 단결정실리콘 또는 인조 석영이 사용되고, 기재 온도는 100℃로 유지된다. 이러한 과정에 의하여 게이트 절연 막이 될 산화규소 막(35)은 실리콘 원자의 불포화 결합을 차단하는 기능을 갖는 붕소원자를 포함하므로 반도체막(33,)(33')과 산화물막(35) 사이의 경계면에서 고정전하의 형성이 방지된다. 산화규소막(35)에는 0.2㎛ 두께의 실리콘 반도체 막(35)이 저압 CVD에 의하여 증착되고 이어서 1×1021, ~51021㎝-3으로 인이 상당량 도핑되며, 필요한 경우 몰리브덴으로 된 0.3㎛ 두께의 전도성 막, 텅스텐 막 또는 이러한 막과 M Si₂또는 WSiO₂막으로 구성되는 다중막이 피복된다. 전도성 (다중)막으로 피복된 반도체막이 적당한 마스크②를 가지고 사진식각 방법으로 패턴처리되어 게이트 전극(40),(40')을 얻는다.
포토레지스트 막(27')은 반도체막(33')을 피복하기 위하여 포토 마스크 ③를 사용하므로서 형성된다. 게이트전극(40)과 포토레지스트 막(27')를 이용하여 자동정렬된 불순물영역, 즉 소오스와 드레인 영역(34a),(34b)이 1×1015㎝-2~ 5×1015㎝-2로 붕소의 이온주입에 의하여 형성된다. 불순물영역 (34a),(34b) 사이에서 실리콘 반도체 막(33)의 중간영역은 제 8c 도에서 보인 바와같이 채널영역으로 한정한다. 포토레지스트 막(27')을 제거한 후에 반도체 막(33)을 피복하기 위해 포토레지스트 막(27')를 이용하여 다른 포토레지스트막 (27)이 형성된다.
게이트 전극(40')과 포토레지스트 막(27)를 이용하여 자동 정렬된 불순물영역, 즉 소오스와 드레인 영역(34a'),(34b')이 1 ×1015cm-2, ~ 5 ×1015cm-2로 인을 주입하여 형성한다. 그리고 불순물영역 (34a'),(34b')사이에서 실리콘 반도체 막 (33)의 중간영역(28')이 제 8d 도에서 보인 바와 같이 채널 영역으로 한정된다. p-채널 및 n-채널 트랜지스터의 채널길이는 각각 10㎛이다. p-채널 및 n-채널 트랜지스터의 채널폭은 각각 20㎛이다. 이온주입 방법은 마스크로서 게이트전극(40) 또는 (40')를 이용하여 산화규소 막 (35)를 선택적으로 제거하고 붕소나 인을 직접 이온주입하는 것으로 대신하여 수행될 수 도 있다.
포토레지스트(27)를 제거한 후에 채널영역이 H₂분위기에서 10-50시간동안 600℃로 어닐링 처리되므로서 드레인과 소오스영역에서 불순물물이 활성화되도록 한다. 산화규소의 충전절연막(37)이 기재의 전표면에 걸쳐 상기 언급된 바와같은 동일한 스퍼터링 방법으로 0.2-0.6㎛의 두께로 증착되고 이어서 하층의 소오스와 드레인 영역(34a),(34b),(34a')(34b')으로 접근할 수 있도록 층간막(37)과 산화물막(35)을 통한 콘택트 홀(39)을 형성하기 위하여 포코마스크⑤로 에칭된다. 층간 절연(37)의 증착은 LP CVD, 포토- CVD, 정상입력 CVD (TEOS -오존)으로 수행된다. 다음으로 콘택트 홀(39)상의 기재에 0.5 - 1㎛ 두께의 아루미늄 막이 증착되고 제 8f 도에서 보인 바와같은 포코마스크 ⑥에 의하여 소오스와 드레인 전극(36a),(36b),(36a'),(36b')를 형성하도록 패턴처리된다. 투명 폴리이미드 막과 같은 유기수지 막(101)이 기재의 전면에 피복되어 평면이 되고 소오스전극(36b),(36b')에 접근할 수 있도록 포코마스크 ⑦로 패턴처리된 다음 패드(37b)와 전기적으로 연결되도록 산화주석인듐(ITO)과 같은 투명전도성 물질로 된 리드전극(102)이 형성된다.
ITO 막은 실온에서부터 150℃의 온도까지의 범위에서 스퍼터링으로 증착된 다음 산화분이기(O₂) 또는 공기중에서 200-400℃로 어닐링된다.
패드(37b)는 리드 전극(102)의 증착에 의하여 동시에 형성될 수 있다. 그리고, CMOS 트랜지스터의 구성이 종료된다. p-채널 FET의 이동도와 역치전압은 20㎠/Vs 및 -5.9V이다. n-채널 FET의 이동성과 역치전압을 각각 40㎠/Vs 및 5.0V이다. 이와같이 CMOS 트랜지스터와 도시된 바와같은 적당한 전도성 패턴을 갖춘 기재가 그전체 내측면에서 접지전극을 갖는 상대유리와 결합되고 이들 두 기재 사이에 액정물질이 주입된다.
상기 방법의 잇점중 하나는 이들 트랜지스터의 형성(불순물 처리되거나 처리되지 않거나 간에) 700℃ 이하의 온도에서 수행되므로서 상기 방법이 석영기재와 같은 고가의 기재를 이용하지 않고 대규모의 액정디스플레이의 생산방법에 적합한 점이다.
상기 실시형태에서, 어닐링은 제 8a 도와 제 8d 도에 해당하는 단계에서 두 번 수행된다.
그러나 제 1 어닐링(제 8a 도)은 생략되어 제 2 어닐링에 비추어 공정시간을 줄일 수 있다.
제 9a 도와 제 9b 도에서, 본 발명의 제 2 실시형태에 다른 CMOS 박막 전계효과 트랜지스터가 설명된다. 이 실시형태에서 두쌍의 CMOS 트랜지스터(15-1)(41-1),(51-2) (41-2)가 이들의 드레인 전극에서 각 픽셀(점선으로 둘러싸임)의 전도성 패드(372)에 병렬로 연결된다. 이들 CMOS 트랜지스터는 트랜지스터의 숫자가 두배인 것을 제외하고는 제 1 실시형태에 관련하여 상기 언급된 단계로 제조된다. 제 1 실시형태와 유사한 부분에 대하여서는 유사한 부호로 표시하였다. 전극패드(37b)는 적당한 절연막을 통하여 VGG라인에 증착하여야 한다. 전기적인 동작은 제 1 실시형태와 동일하다. 따라서 두 개의 동일한 각각의 스위칭 소자가 하나의 픽셀에 대하여 준비되어 있으므로 이들중 하나의 동작이 고장이면 나머지 CMOS 트랜지스터에 의하여 레이저 광선에 의한 고장소자의 조사로 정보디스플레이의 가동성이 유지될 수 있다. 이러한 이유로, 전도성 투명패드가 FET를 덮지 않도록 형성된다.
제 10a 도와 제 10b도에서, 본 발명의 제 3 실시형태에 따른 CMOS 박막 전계효과 트랜지스터가 설명될 것이다. 이 실시형태에서도 두쌍의 CMOS 트랜지스터(15-1)(41-1),(51-2) (41-2)가 이들의 드레인 전극에서 각 픽셀의 전극패드(37b)에 병렬로 연결된다. 그러나 전극패드(37b)는 두 부분 (37b-1)(37b-2)으로 나누어져 각각의 CMOS 트랜지스터에 독립적으로 연결되어 있다. 이들 CMOS 트랜지스터는 트랜지스터의 숫자를 제외하고는 제 1 실시형태와 관련하여 상기 언급된 단계에서 제조된다. 유사한 부분에 대하여서는 제 1 실시형태와 유사한 부호로 표시하였다. 그리고 각 픽셀은 두 개의 독립된 서브-픽셀로 구성된다. 이 실시형태에 따라서 서브 -픽셀중의 하나가 고장이면 다른 서브 -픽셀이 픽셀동작을 유지하므로서 그레이 스케일의 손상이 감소된다.
상기 언급된 바와같이, 본 발명의 상기 실시형태에 다른 잇점들은 다음과 같다.
1) 가시화상은 다양한 그레이 색조에서 구성될 수 있다.
2) 액정층을 가로지른 전압은 불확실한 부유조건에서 보다 콤폴리멘터리 트랜지스터로부터의 출력신호에 따라 확실한 레벨로 안정되게 고정된다.
3) 동작상의 변환한계가 확장된다.
4) 일부 FET가 고장이더라도 그 동작이 동일범위까지 계속된다.
5) 콤폴리멘터리 트랜지스터를 채택하므로서 포토마스크의 수효는 N- 채널 FET 만을 이용하는 종래의 경우에 비하여 다만 두 개 (포토마스크③과④)가 증가될 뿐이다.
6) 비결정질 반도체를 대신하여 반비결정질 또는 반결정질 반도체가 사용되고 캐리어의 이동성이 10배이상 증가되므로 FET 의 크기가 감소되어 두 개의 FET 가 하나의 픽셀에 형성될 때에도 에퍼쳐어 비율의 감소가 필요하지 않다.
제 11 도는 본 발명의 제 4 실시형태에 따른 액정디스플레이의 등가회로를 보인 것이다.
이 실시형태에도 역시 제 4 도에서 보인 픽셀 구조가 적용될 수 있다. 이 회로도에 있어서는 그 설명을 간편히 하기 위하여 단지 2 ×2 매트릭스 만을 도시하였으나, 통상적인 액정디스플레이는 640 ×480매트릭스, 12800 ×960매트릭스와 같이 상당수의 픽셀로 구성된다. 이 액정디스플레이는 제 2 도에서어 보인 제 1 실시형태와 동일한 방법으로 한쌍의 유리기재(11)(11')사이에 배치되는 액정층(42)을 포함한다. 유리기재(11')의 전체 내면은 배면전극(53)으로 피복되어 있다. 그러나, 이 실시형태에서, 전극(53)은 접지되지 아니하고 이후에 상세히 설명되는 바와같이 액정 디스플레이의 구동메카니즘에 따라 오프셋트 전압이 공급된다. 다른 기재(11)의 내면에는 다수의 전도성 패드(37b)가 형성되어 있고 이들 각각은 제 1 실시형태와 동일한 방법으로 디스플레이의 한 픽셀을 구성한다.
각 전도성 패드(37b)는 소오스(34b),(34b')가 해당 패드(37b)에 전기적으로 연결된 N-형 FET(51)와 P-형 FET(41)로 구성되는 CMOS 트랜지스터와 함께 기재상에 형성된다. 동일한 횡렬에서 CMOS 의 N-형 FET의 드레인은 이 횡렬의 VDD라인(48)에 연결된다. 또한 동일한 횡렬에서 CMOS 의 P-형 FET의 드레인은 이 횡렬의 Vss 라인(49)에 연결된다. 동일한 종렬에서 CMOS의 P-형 및 N-형 FET의 게이트는 이 종렬의 VGG라인에 연결된다. 이들 VSS라인과 VDD 라인은 횡렬 드라이버(47)에 연결되고 이로부터 제어신호를 공급받는다. VGG라인(52)은 종렬 드라이버(46)에 연결되고 이로부터 제어신호는 공급받는다.
제 12 도는 VDD라인과, VSS라인, VGG라인 및 배면전극에 인가되는 여러제어신호의 응답하는 각 픽셀의 동작을 설명한 것이다. 정전압이 VDD라인에 인가되고 부전압이 VSS라인에 인가될 때에 픽셀에서의 액정 전압레벨(즉, 패드(37b)의 전압레벨)은 VGG라인에서의 전압레벨을 따르고 액정 전압은 VDD라인과 VSS라인이 공통 접지된 경우에 강력히 접지된다. 따라서, 픽셀의 액정 사이에 인가된 전압은 액정전압으로부터 배면전극에 인가된 오프셋트(바이어스)전압을 빼면 계산된다.
본 발명의 제 4 실시형태에 따른 구동방법에 대한 예시가 제 13 도 및 제 14 도에 관련하여 설명될 것이다. 제 14 도에서, 제 11 도의 2×2 매트릭스 4×4 매트릭스로 확장되었다. 그러나 이들 구조는 픽셀의 수효를 제외하고는 실제로 동일하다. 제 13 도는 제 4 실시형태와 동일한 방법으로 VDD라인, VSS라인, VGG라인과 배면전극에 인가되는 제어신호를 보인 것이다.
VDD라인이 제 1 횡렬에서 제 4 횡렬까지 X1a, X2b, X3b및 X4b로 불린다. VDD라인에 인가된 신호는 VDD라인에 인가된 신호의 정확한 반전신호이고 그렇기 때문에 VSS라인의 파형은 예시에서 필요없게 된다.
VGG라인은 좌측 종렬에서 우측종렬까지 Y₁,Y₂,Y₃ 및 Y₄로 불린다. 이러한 구동방법에서, VDD영역 및 VSS라인에 인가된 제어신호는 제 13 도에 보여진 대로 제 1 횡렬에서 제 4 횡렬까지를 탐지하는 어드레싱 신호이다. 반대 펄스는 횡렬 모두가 순차로 탐지되는 프레임의 1/4 시간 폭 동안 어드레스된 하나의 횡렬에 연결된 VDD영역 및 VSS라인에 인가된다. VGG라인에 인가된 제어신호는 디스플레이에 나타나는 화상 패턴을 결정하는 데이터 신호이다.
만약에 i-번째 횡렬과 j-번째 종렬에 위치하는 픽셀이 동작되기 원한다면 i-번째 횡렬이 i-번째 횡렬의 VDD영역 및 VSS라인에 반대의 펄스를 인가하므로서 어드레스될 때에 부펄스가 j-번째 종렬의 VGG라인에 인가된다. 제 13 도에서 제 1 종렬과 제 1 횡렬의 픽셀(제 14 도에서 부호 AA),이 T₁와 T₂사이의 제 1 프레임, T₂와 T₃사이의 제 2 프레임, 그리고 T5와 T6사이의 제 5 프레임의 최초 1/4에서 작동된다. 배면전극은 T₁과 T6사이의 부 전압에 의하여 바이어스된다. VDD영역, VSS및 VGG신호레벨과 바이어스 전압은 액정의 광학적 특성이 양단의 20V 역치전압에 의하여 변경되는 경우에 예를들어 각각 20V, -20V, ±20V와 ±10V 이다. 따라서, 제 12 도에서 보인 바와 같이, 30V 정도의 H압이 선택된 픽셀(도면에서 AA 픽셀)에 인가되는 반면에 다른 픽셀에 인가되는 전압레벨은 10V를 넘지 않는다. 제 13 도의 T6-T8에서, VGG라인과 배면전극의 전압레벨은 반전되어 각 픽셀에 인가된 전압의 신호가 간단히 반전된다.
따라서 -30V 정도의 저전압은 선택된 픽셀 (도면에서 AA 픽셀)에만 인가되고 다른 픽셀에 인가된 절대전압 레벨을 10V를 넘지 않는다. 제 1 종렬과 제 1 횡렬의 픽셀은 T6와 T7사이의 제 6 프레임에서 작동된다. 신호의 반전은 매번 수개의 프레임 내지 수십 프레임마다 반복적으로 이루어져 액정에 인가된 평균전압은 전체적인 작동을 통하여 제로에 가까우므로 액정의 손상을 효과적으로 방지한다. 이 실시예에 따라, 액정층에 인가된 제어 신호의 전압레벨은 배면전극에 인가된 바이어스 전압레벨의 조절에 의해서만 액정층의 역치레벨로 쉽게 조절될 수 있다. 바이어스 전압을 액정물질의 전해방해를 초래하는 바이어스 전압의 주기적인 극성변화에 의해 액정에 영향을 주는 전계효과를 상쇄시키는 것을 가능하게한다.
제 15 도 및 제 16 도를 참조하여, 본 발명의 다섯 번째 바람직한 실시예에 따른 디스플레이의 구동방법 및 액정디스플레이를 설명할 것이다. 이 실시예에서, 두쌍의 CMOS 트렌지스터(41-1, 51-1 및 41-2', 51-2')는 소스전극에서 각 픽셀(점선으로 둘러싸여짐)에 대한 전극패드(33)에 병렬로 연결된다. 이 CMOS 트렌지스터는 트랜지스터의 수가 두배인 것을 제외하고는 제 1 실시예와 관련하여 상기된 단계에서 제조된다. 유사한 소자는 제 1 실시예서와 유사한 숫자로 주어진다. 전기적 작동은 제 3 실시예의 것과 실질적으로 동일하다.
따라서, 동일한 별개의 두 스위칭소자는 하나의 픽셀에 대응하여 제조되므로 그들중 하나가 고장일 때 정보 디스플레이의 능력은 잔존 CMOS 트렌지스터에 의해 고장난 소자를 레이저로 조사하므로서 유지될수 있다. 이런 이유 때문에, 전도성 투명패드가 이 FET를 덮지 않게끔 형성된다.
본 발명의 제 3 실시예에 따른 구동방법의 대표적인 실시예는 제 16 도를 참조하여 설명될 것이다. 제 16 도에 서는, 제 15 도에서 보여진 디스플레이와 동일하지만 4 ×4 매트릭스로 확장된 디스플레이를 설명할 것이다. 그렇지만, 실시예는 픽셀의 수를 제외하고 실질적으로 동일하다. 제 16 도는 제 2 실시예서와 같은 방법으로 VDD라인, VSS라인,VGG라인 및 배면전극에 인가되는 제어신호를 예시한다. 이 구동방법에서, V라인에 인가된 제어신호는 제 16 도에서 보여진 대로 제 1 횡렬에서 제 4 횡렬까지를 반복적으로 탐지하는 어드레싱 신호이다. 부펄스 또는 정펄스는 어드레스된 종결에 연결된 VGG라인에 인가된다. VDD라인 영역 및 VSS라인에 인가된 반대 제어신호는 디스플레이에 나타나는 화상패턴을 결정하는 데이터신호이다.
만약에 i-번째 횡렬 및 j-번째 종렬에 픽셀이 작동하기를 원한다면, 반대 펄스는 j-번째 종렬이 부펄스를 j-번째 종렬의 VSS라인에 인가함으로써 어드레스될 때 i-번째 횡렬의 VDD영역 및 VSS라인에 인가된다. 제 16 도에서, 제 1 종렬 및 제 1 횡렬의 픽셀은 T₁와 T₂사이의 제 1 프레임, T₂와 T₃사이의 제 2 프레임 및 T5와 T6사이의 제 5 프레임에서 작동된다. 배면전극은 T₁과 T6사이의 부전압에 의하여 바이어스된다. VDD영역, VSS및 VGG신호레벨과 바이어스 전압은 액정의 광학특성이 20V 역치전압에 의하여 변화되는 경우 예를들면, 각각 20V, -20V, ±20V와 ±10V 이다. 따라서, 제 12 도에서 이해한대로 30V 고전압이 선택된 픽셀에서만 인가되는 반면, 다른 픽셀에 인가된 전입레벨은 10V를 넘지 않는다.
제 16 도의 T6내지 T8에서, VGG라인 및 배면전극에서의 전압레벨은 반전되므로 각 픽셀상 인가전압의 신호는 간단히 반전된다. 따라서, -30V 저전압이 선택된 픽셀에만 인가되는 반면, 다른 픽셀에 인가된 절대전압레벨은 10V를 넘지 않는다. 제 1 종렬과 제 1 횡렬의 픽셀을 T6와 T7사이의 제 6 프레임에서 작동된다. 신호반전은 수개 내지 수십개의 프레임 마다 한번씩 반복적으로 일어나므로 액정에 인가된 평균전압은 액정손상의 효율적인 방어를 초래하는 제로에 접근한다.
제 17 도 및 제 18 도를 참조하면, 본 발명의 바람직한 제 6 실시예가 기술될 것이다. 또한 이 실시예에서, 두쌍의 트랜지스터(41-1, 51-1 및 41-2', 51-2')는 소스전극에서 각 픽셀에 대한 전극패드(37b)에 병렬로 연결된다. 그렇지만 전극패드 (37b)는 각각이 제 10(b) 도에서와 같은 방법으로 두 CMOS 트랜지스터의 대응하는 하나에 독립적으로 연결된 두 부분(37b-1) 및 (37b-2)으로 분리된다. 이 CMOS 트랜지스터는 트랜지스터의 수를 제외하고 제 1 실시예와 관련한 상기 단계에서 제조된다. 유사한 소자는 제 1 실시예에서와 유사한 숫자로 표기된다. 이 실시예에 따라, 하부- 픽셀중 한 픽셀이 작동이 실패할 때, 다른 하부 -픽셀의 작동을 유지할 수 있고 그렇기 때문에 그레이 스케일의 손상가능성이 실질적으로 감소된다. 또한, 하나의 하부-픽셀의 작동속도가 낮을 때 조차도, 디스플레이 화상의 질은 그렇게 손상되지 않는다.
본 발명의 제 6 실시예에 따른 구동방법의 대표적인 실시예는 제 18 도를 참조하여 설명될 것이다.
제 18 도에서는, 제 17 도에 보여진 디스플레이에 대해 설명되지만 4 ×4 매트릭스로 확장된다. 그렇지만, 그 태양은 픽셀의 수를 제외하고는 실질적으로 동일하다. 제 18 도는 제 4 실시예와 같은 방법으로 VDD라인, VSS라인, VGG라인 및 배면전극에 인가된 제어신호를 예시한다. 이 구동방법에서, VDD라인 VSS라인에 인가된 제어신호는 제 18 도에 보여진 대로 제 1 횡렬에서 제 4 횡렬까지를 탐지하는 어드레싱 신호이다. 반대 펄스가 어드레스 횡렬에 연결된 VDD라인 및 VSS라인에 인가된다. VGG라인에 인가된 제어신호는 디스플레이에 나타나는 화상패턴을 결정하는 데이터 신호이다. 그렇지만, 이 실시예에서, VGG라인에 인가된 제어신호는 펄스폭이 한 프레임(예 T₁와 T₂사이)의 오직 1/18인 정펄스 또는 부펄스이다. VDD영역 및 VSS라인에 인가된 어드레싱 신호의 펄스 폭은 한편 제 2 실시예와 같은 방법으로 프레임의 1/4이다. 16회의 분할 형태는 컬러 디스플레이에 적절하다.
i-번째 횡렬 및 j-번째 종렬에 픽셀이 작동하기를 원한다면, i-번째 횡렬이 i-번째 횡렬의 VDD라인 및 VSS라인에 반대 펄스를 인가함으로써 어드레스될 때 정펄스가 j-번째 종렬의 VGG라인에 인가된다. 제 18 도에서, 제 1 종렬 및 제 1 횡렬의 픽셀은 T₁및 T₂사이의 제 1 프레임에서 작동된다. 배면전극은 T₁과 T3사이의 부전압에 의하여 바이어스된다. VDD영역, VSS및 VGG제어레벨 및 바이어스 전압은 액정의 광학특성이 같은 방법으로 20V의 역치전압에 의해 변화되는 경우에 각각 예를들면, 20V, -20V, ±20V와 ±10V 이다. 따라서, 제 18 도에서 이해된대로 30V 고전압이 선택된 픽셀에만 인가되는 반면, 다른 픽셀에 인가된 전입레벨은 10V를 넘지 않는다. 제 18 도의 T3내지 T4에서, VGG라인 및 배면전극의 전압레벨은 반전되므로 각 픽셀의 인가전압의 신호는 간단히 반전된다. 따라서, -30V 저전압이 선택된 픽셀에만 인가되는 반면, 다른 픽셀에 인가된 절대전압레벨은 10V를 넘지 않는다. 제 1 종렬과 제 1 횡렬의 픽셀은 T3와 T4사이의 제 3 프레임에서 작동된다. 신호반전은 수개의 프레임 내지 수십개의 프레임 마다 한번씩 반복적으로 일어나므로 액정에 인가된 평균전압은 액정손상의 효율적 방어를 초래하는 제로에 접근한다.
이상 몇가지 실시형태의 설명은 단순한 설명을 위한 것이다. 이들 이 본 발명을 한정할 수는 없으며 상기 교시내용으로 비추어 여러 가지 수정이나 변경이 가능할 것이다. 실시형태는 본 발명의 원리와 그 적용을 설명하기 위하여 선택된 것이므로 본 발명의 기술 분야에 정통한자는 여러 가지 실시형태와 수정형태를 이용하여 본 발명의 더욱 효과적으로 이용할 수 있을 것이다. 실시예는 다음과 같다.
상기 실시형태는 액정디스플레이에서 스위칭 장치를 위한 CMOS형태로 적용된다. 그러나 본 발명에 따른 FET 는 하나의 픽셀을 구동하기 위하여 하나의 FET로 구성도는 스위칭 장치의 형태에 이용될 수 있다. 이와같은 경우, 등가회로는 N- 형 PET가 상기 언급된 바와같이 입사광에 감응치 아니하는 손상된 반도체막으로 구성되므로 저항 RSD이 필요치 아니한 것을 제외하고는 제 1 도에서 보인것과 동일하다. 각 픽셀의 전극패드는 이 실시형태에서 어드레스 되지 않을 때에 전기적으로 부동(floating)되므로 그 전압레벨은 CMOS를 이용하는 것과 비교될 만큼 고정되지 아니한다. 그러나 그 제조과정은 광차단 수단이 필요없으므로 매우 간단하다.
액정 디스플레이에 사용된 액정물질을 다른 형태의 물질을 포함할 수 있다. 예를들어 적당한 상이전 액정물질이 게스트-호스트형 또는 유전 이방성 형태의 네마틱 액정물일에 이온 도판트를 부가하여 제조될 수 있다.
전계의 인가에 따라 상이전 액정물질을 네아탁상채와 콜레스테릭 상태 사이의 상이전을 통하여 그리고 그 반대로 투명상태로부터 효탁생태로의 광학적인 발현을 변화시킨다. 또한 액정대신에 적당한 광영향 물질이 염료로 착색된 유기액체내에 안료 입자를 분산시켜 제조된전기용 동분산제와 같은 동일한 목적으로 이용될 수 있다.
그레이 스케일이 요구되는 경우 다수의 프레임이 하나의 화상을 디스플레이하도록 구성되고 선택된 픽셀은 요구된 그레이 톤에 따라 주어진 프레임보다 적은 프레임에서만 작동된다.
본 발명은 게르마늄 또는 실리콘/게르마늄(SixGe1+x) 반도체 장치와 같은 다른 형태의 반도체 장치를 이용하는 디스플레이에 적용될 수 없으며, 이와같은 경우 열처리는 상기 실시형태에서 실리콘 반도체에 이용된 것보다 낮은 약 100℃의 온도에서 수행될 수 있다. 이러한 반도체의 증착은 광에너지(파장 100 nm이하)또는 전자 싸이클로트론 공명(ECR)에 의한 고에너지 수소 플라즈마에서 스퍼터링으로 수행될 수 있다.
수소분자를 포함하는 기체 대신에 불순물이 없는 한 스퍼터링 분위기로서 다른 수소화합물이 사용될 수 있다. 예를들어 실리콘 반도체 트랜지스터를 구성하기 위하여 모노실란이아 디실란이 사용될 수 있다. 비록 우선 실시형태에서 산화물과 반도체 막이 각각 별도의 장치에서 증착된다 하여도 한 장치에서 다른 형태의 게이트 절연막이나 게이트 전극을 증착하는 것이 명백히 가능하다. 산화물 막의 증착중에 중화작용으로 유리기재에서 막측으로 알칼리 금속원자가 이동하는 것을 효과적으로 방지하기 위하여 산화물 막에 할로겐 원자를 주입하도록 붕소와 같은 할로겐이 스퍼터링 분위기로 사용될 수 있다. 동일한 효과가 할로겐 대신에 인의 주입으로도 기대될 수 있다.
본 발명은 반도체 집적 장치의 화상 감지기, 부하소자 또는 입체소자와 같은 반도체 장치를 이용하는 다른 형태의 광학 장치에 적용될 수 있다. 구체화된 실시형태에서 전계효과 트랜지스터는 유리기재상에 구성되었다. 그러나 다른 기재가 사용될 수 있다. 예를들어 액정 디스플레이 또는 화상 감지장치의 실리콘 기재는 고유 실리콘 기재, P-형 실리콘 기재, N-형 실리콘 기재 또는MOSFET, 바이폴라 트랜지스터등이 IC 형태로 구성되는 실리콘 기재일 수 있다. 이러한 기재와 박막 전계효과 트랜지스터 사이에는 절연층이 형성될 수 있으나 고유 실리콘 기재인 경우에 이 절연층은 생략될 수 있다.
게이트 전극은 본 발명에 따른 게이트 절연형 전계효과 트랜지스터에서 단일층 전극 도느 다중층 전극일 수 있다. 단일층 게이트 전극은 인이 도핑된 실리콘 알류미늄 전극일 수 있다. 다중층게이트 전극은 하부크롬층과 이에 형성된 상부 알루미늄 층으로 구성된 2개층의 전극이거나 인이 도핑된 하부 실리콘층과 이에 형성된 상부 알류미늄층으로 구성된 2개층의 전극이거나 인이 도핑된 하부실리콘층과 이에 형성된 상부의 금속 또는 규회금속층으로 구성된 2개층의 전극으로 구성될 수 있다.
알루미늄 단일층 전극과 상부 알루미늄층이 알무미늄 타깃트를 스퍼터링하여 형성될 수 있다. 실리콘 단일층 전극과 하부 실리콘층이 전압 CVD 방법으로 인이 도핑된 실리콘 타킷트를 스퍼터링하여 형성될 수 있다. 하부 크롬층은 크롬 타킷트를 스퍼터링하여 형성될 수 있다. 금속층은 몰리브덴 타킷트를 스퍼터링하여 얻은 올리브텐층, 텅스텐 타컷트를 스퍼터링하여 얻은 텅스턴층, 타타늄 타킷트를 스퍼터링하여 얻는 티타늄층 또는 알루미늄 타깃트를 스퍼터링하여 얻은 알루미늄층일 수 있다.
규화금속층은 MoSi₂타킷트를 스퍼터링하여 얻는 MoSi₂층, WSi₂타킷트를 스퍼터링하여 얻는 WSi₂층 또는 TiSi₂타킷트를 스퍼터링하여 얻는 TiSi₂층일 수 있다. 비록 제조방법이 여러 단계를 포함하고 있으나 실제의 경우에 따라서 이들 단계의 순서가 바뀔 수 있으며 이로써 본 발명의 범위가 제한되어서도 안된다.
Claims (14)
- 절연 표면을 갖는 기재와, 상기 절연 표면상에 형성된 적어도 p-채널형의 제 1 박막 트랜지스터와 n채널형의 제 2 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 포함하는 전기 광학 장치로서, 상기 제 1 및 제 2 박막 트랜지스터의 각각의 게이트 전극이 하나의 금속층, 금속층과 규화 금속층을 가지는 다층의 막중 하나로 코팅된 인- 도핑 실리콘층을 포함하는 것을 특징으로 하는 전기 광학 장치.
- 제 1 항에 있어서, 상기 실리콘층이 1 ×1021-5 ×1021원자/㎝-3로 인으로 도핑됨을 것을 특징으로 하는 전기 광학 장치.
- 제 1 항에 있어서, 상기 규화금속이 몰리브덴 및 텅스텐으로 구성되는 그룹에서 선택됨을 특징으로 하는 전기 광학 장치.
- 제 1 항에 있어서, 상기 금속이 몰리브덴 및 텅스텐으로 구성되는 그룹에서 선택된 금속의 규화물임을 특징으로 하는 전기 광학 장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 박막 트랜지스터가 콤플리멘터리 트랜지스터쌍을 구성함을 특징으로 하는 전기 광학 장치.
- 절연 표면을 갖는 기재와, 상기 절연 표면상 형성된 다수의 박막 트랜지스터와, 적어도 하나의 개방된 콘택트홀을 갖는 상기 박막 트랜지스터쌍에 형성되는 층간 절연막과, 상기 층간절연상에 형성된 상기 박막 트랜지스터의 소오스 또는 드레인 전극에 연결되는 다수의 배선과, 평면화 표면을 제공하기 위해 상기 박막트랜지스터, 상기 층간 절연막 및 상기 배선위에 제공된 유기수지막 및 유기수지막 속에 형성된 홀을 통하여 상기 박막 트랜지스터에 연결되고 상기 유기수지막상에 제공되는 다수의 픽셀 전극을 포함하는 전기 광학 장치.
- 제 6 항에 있어서, 상기 픽셀 전극이 전도성 투명막임을 특징으로 하는 전기 광학 장치.
- 제 7 항에 있어서, 상기 전도성 투명막이 산화주석인듐을 포함함을 특징으로 하는 전기 광학 장치.
- 제 7 항에 있어서, 상기 유기수지막이 투명한 폴리이미드를 포함함을 특징으로 하는 전기 광학 장치.
- 기재상에 제공된 광변조층과, 상기 층에 인접하게 형성된 하나의 픽셀 전극을 통해 상기 광변조층에 전계를 인가하기 위한 비선형 스위칭 소자 및, 상기 스위칭 소자를 작동시키기 위한 상기 기재상에 제공된 전극배열을 포함하고, 상기 전극 배열이 스캐닝 신호가 각각 공급도은 제 1 및 제 2 제어라인과 데이터 신호가 공급되는 제 3 제어 라인을 포함하며, 상기 스위칭 소자가 상기 n-채널 트랜지스터의 소오스 또는 드레인 중 하나가 상기 제 1 제어라인에 연결되고, 상기 p-채널 트랜지스터의 소오스 또는 드레인 중 다른 하나가 상기 제 2 제어라인에 연결되며, 상기 모든 p-채널 및 n채널 트랜지스터의 게이트가 상기 제 3 제어라인에 연결되고 상기 모든 p-채널 및 n채널 트랜지스터의 출력터미날이 상기 픽셀전극에 연결되는 두쌍의 콤플리멘터리 p채널 및 n채널 트랜지스터를 포함하는 것을 특징으로 하는 전기 광학 장치.
- 기재상에 제공된 광변조층과, 전계를 인가하기 위해 상기 광변조층에 인접한 각 픽셀에 제공되며 각각이 한쌍의 콤플리멘터리 n채널 및 p채널 트랜지스터의 출력에 연결되는 적어도 한쌍의 픽셀 전극들을 포함하고, 제 1 스캐닝 라인이 각각의 상기 콤플리멘타리 트랜지스터쌍의 p채널 트랜지스터의 소오스 또는 드레인의 하나에 연결되며, 제 2 스캐닝 라인이 각각의 상기 콤플리멘터리 트랜지스터쌍의 n채널 트랜지스터의 소오스 또는 드레인의 다른 하나에 연결되고,각각의 상기 콤플리멘터리 트랜지스터쌍의 게이트 터미널 이 공통 데이터 라인에 연결되는 것을 특징으로 하는 전기 광학 장치.
- 전기 광학 장치로서, 절연 표면을 갖는 기재, 상기 기재상의 상기 전기 광학 장치의 픽셀 영역에 제공된 다수의 박막 트랜지스터 ; 상기 박막 트랜지스터에 신호를 공급하기 위해 상기 기재상에 형성된 전극 배열 ; 평면화 표면을 제공하기 위해 상기 박막 트랜지스터 위에 제공된 유기수지막 ; 및 상기 유기수지막의 상기 평면화 표면위에 형성된 픽셀 전극을 포함하고, 상기 유기수지막이 상기 기재상의 사기 전극배열위에 겹쳐진 전기 광학 장치.
- 제 12 항에 있어서, 상기 전기 광학 장치가 액정장치인 전기 광학 장치.
- 제 13 항에 있어서, 상기 유기수지막 위에 배향 조절막을 추가로 포함하는 전기 광학 장치.
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