KR960003003B1 - 초고집적 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 마스크롬의 설레이아웃을 나타낸 것이고,
제2도 및 제3도는 상기 제1도의 부분적인 단면도를 나타낸 것이고,
제4도는 종래 마스크롬셀 레이아웃의 다른 예를 나타낸 것이고,
제5도는 상기 제4도의 부분적인 단면도를 나타낸 것이고,
제6도는 종래 마스크롬셀 레이아웃의 다른 예를 나타낸 것이고,
제7도는 상기 제6도의 부분적인 단면도를 나타낸 것이고,
제8도는 본 발명의 마스크롬의 설레이아웃을 나타낸 것이고,
제9도 및 제10도는 상기 제8도의 부분적인 단면도를 나타낸 것이고,
제11도는 본 발명의 일실시예를 나타낸 것이고,
제12도는 본 발명의 다른 실시예를 나타낸 것이다.
본 발명은 반도체장치에 관한 것으로, 특히 미세부분을 포토리소그래피공정을 사용하여 패터닝할 수 있는 레이아웃방법에 의해 제조되는 초고집적 반도체장치에 관한 것이다.
반도체장치가 고집적화되어 감에 따라 반도체장치의 도전선 및 금속배선의 피치(Pitch)가 줄어들게 되고, 도전선 및 금속배선 피치가 포토리소그래피(Photoloithography)공정의 스텝퍼(stepper) 한계이하로 줄었을 때 스탭퍼의 춧점심도(DOF ; Depth of Focus)는 반도체장치의 액티브영역을 기준으로 하므로 필드영역위에 형성된 도전선 및 금속배선들은 촛점심도의 차이에 의하여 정확하게 패터닝되지 못하고 브릿지(Bridge)등의 결함을 유발하게 된다.
제1도와 제2도 및 제3도에 종래 마스크롬(Mask ROM)셀의 레이아웃 및 수직구조를 나타내었다.
제1도는 종래 마스크롬셀의 레이아웃으로서, 종축으로 신장된 액티브영역(1)과 이를 전기적으로 격리시키기 위한 필드영역(2)이 도시되어 있고, 횡축으로 신장된 다수의 게이트전극(3)과 전기적으로 셀어레이를 연결시키기 위한 콘택영역(4) 및 금속배선(5)이 각각 도시되어 있다.
제2도 및 제3도는 상기 제 1도의 레이아웃의 A-A´ 및 B-B´선에 따라 절단했을 때의 수직구조도로서, 제1도 및 제3도를 보면 액티브영역(24)상에 형성된 게이트전극(23)의 폭(L1)과 게이트전극과 게이트전극 사이의 간격(S1)이 필드영역(21)상에 형성된 게이트전극(23)의 폭(L2) 및 게이트 전극간 간격(S2)과 동일하게 레이아웃되어 있다.
다음에 제4도 내지 제7도는 상기 종래의 마스크롬 셀레이아웃의 다른 예를 도시한 것으로, 제4도는 종축으로 신장된 액티브영역(31)과 이를 전기적으로 격리시키기 위한 필드영역(32)이 있고, 횡축으로 신장된 다수의 게이트전극(33)이 도시되어 있다.
제5도는 상기 제4도의 A-A´선을 따라 잘랐을 때의 수직구조도로서, 액티브영역과 필드영역(32)으로 구분된 반도체기판(30)상에 게이트전극(33)이 형성되어 있다. 참조부호 35는 상기 게이트전극(33)의 패터닝시 사용되는 포토레지스트를 나타낸다. 또한, 참조부호 D1은 포토레지스트(35)에서 액티브영역위의 게이트전극까지의 스텝퍼의 촛점심도를, D2는 포토레지스트(35)에서 필드영역위의 게이트전극까지의 촛점심도를 각각 나타낸다.
제6도는 종축으로 신장된 액티브영역(41)과 이를 전기적으로 격리시키기 위한 필드영역(42)이 있고, 횡축으로 신장된 다수의 금속배선(45)이 되시되어 있다.
제7도는 상기 제6도의 A-A´선으로 잘랐을때의 수직구조도로서, 액티브영역과 필드영역(42)으로 구분된 반도체기판(40)상에 층간절연막(44) 및 금속배선층(45)이 형성되어 있다. 여기서, 참조부호 46은 상기 게이트전극(43)의 패터닝시 사용되는 포토레지스트를 나타낸다. 또한, 참조부호 D3은 포토레지스트(46)에서 액티브영역까지의 스탭퍼의 촛점심도를, D4는 포토레지스트(46)에서 필드영역까지 촛점심도를 각각 나타낸다.
상기 제4도 및 제6도에서 횡축으로 신장된 게이트전극(33)들 사이의 간격(S1)과 금속배선(45)들 사이의 간격(S2)이 액티브영역과 필드영역에서 모두 동일하게 레이아웃되어 있다.
상기 종래의 레이아웃방법에 있어서, 상술한 바와 같이 액티브영역과 필드영역위에 게이트 전극 및 금속 배선을 형성할때 게이트전극들간 및 금속배선들간의 간격을 동일하게 레이아웃하기 때문에 상기 게이트전극들간 및 금속배선들간의 간격이 포토리소그래피 한계 이하로 줄어들 경우, 포토리소그래피공정에 의한 패터닝시 액티브영역과 필드영역과의 단차로 인한 스탭퍼의 촛점심도차이로 인해 단차가 높은 필드영역에 형성되는 패턴이 정확히 형성되지 않고 브릿지등의 결합이 발생하여 반도체장치의 신뢰성을 저하시키는 문제가 생긴다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 신뢰성 높으면서 초미세 포토리소스래피가 가능한 초고집적 반도체장치의 패턴 레이아웃방법을 제공하는데 목적이 있다. 상기 목적을 달성하기 위해 본 발명은 초고집적 반도체장치에 있어서, 동일피치내에서 상기 반도체장치의 단차가 높은 부분의 패턴들간의 간격을 단차가 낮은 부분의 패턴들간의 간격보다 크게 레이아웃하고, 상기 반도체장치의 단차가 높은 부분의 패턴의 폭을 단차가 낮은 부분의 패턴의 폭보다 작게 레이아웃하는 것을 특징으로 한다.
다음에 제8도를 참조하여 본 발명에 따른 반도체의 패턴 레이아웃방법을 설명한다.
제8도는 NAND형 마스크롬셀어레이의 레이아웃을 도시한 것으로, 종축으로 신장된 액티브영역(51)과 이를 전기적으로 격리시키기 위한 필드영역(52), 횡축으로 신장된 다수의 게이트전극(53), 전기적으로 셀어레이를 형성하기 위한 콘택영역(54) 및 금속배선(55)으로 구성된다.
상기 제8도의 레이아웃을 도면중의 A-A´선 및 B-B´선으로 잘랐을 때의 수직구조를 제9도 및 제10에 나타내었다. 제9도 및 제10도에서 참조부호 60은 반도체기판, 61은 액티브영역, 62는 필드영역, 63은 게이트절연막, 64는 게이트전극을 각각 나타낸다.
제8도와 제10도에 도시한 바와 같이 필드영역위의 게이트전극(53,64)의 폭(L4)은 액티브영역위의 게이트전극(53,64)의 폭(L3)보다 작게 레이아웃되고, 또한 필드영역위의 게이트전극(53,64)들간의 간격(S4)은 액티브영역위의 게이트전극(53,64)들간의 간격(S3)보다 크게 레이아웃되어 있다.
상기와 같이 게이트전극패턴을 레이아웃함으로써 액티브영역(51,61)과 필드영역(52,62)과의 단차에 의해 발생하는 포토리소그래피공정시의 스탭퍼의 촛점심도차이로 인해 유발되는 필드영역위의 패턴간의 브릿지의 생성을 방지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제11도 및 제12도는 상기 제8도의 부분적인 평면도를 나타낸 것으로, 제11도는 게이트전극 패턴 레이아웃, 제12도는 금속배선 패턴 레이아웃을 각각 나타낸다.
제11도에서 액티브영역이 참조부호 71, 필드영역이 참조부호 72, 폴리실리콘 또는 폴리사이드(Polycide)로 이루어진 게이트전극이 참조부호 73으로 도시되어 있다.
상기 게이트전극패턴의피치가 1㎛의 경우, 430nm∼440nm의 노광파장을 갖는 g-라인 스텝퍼를 사용하여 포토레지스트를 1.17㎛의 두께로 도포하고, 노광시간을 340㎳∼400㎳로 하고 스텝퍼의 램프강도(Lamp intensity)를 49W로 하여 포토리소그래피공정을 행하면, 마스크상에서 게이트전극패턴의 라인간격(line dimension)과 게이트전극패턴들 사이의 스페이스간격(space dimension)이 동일하게 L5=L6=0.5㎛와 S5=S6=0.5㎛로 레이아웃되며 이때 촛점심도 마진은 보통 ±0.3이 된다. 여기에서, 웨이퍼자체의 표면의 거친정도가 크거나 스텝퍼의 렌즈와 웨이퍼사이에 거리의 차가 생기거나 각각 웨이퍼, 또는 웨이퍼내의 각 부분에서의 포토레지스트의 두께에 차이가 존재하거나 스텝퍼의 램프강도가 변할 경우 상기한 촛점심도 마진(±0.3)으로는 브릿지등의 결함이 발생한다.
따라서 제11도에 도시한 바와 같이 액티브영역(71)위의 게이트전극패턴의 라인간격 및 게이트전극패턴들 사이의 스페이스간격은 모두 0.5㎛로 동일하게 레이아웃하고, 필드영역(72)위의 게이트전극패턴들 사이의 스페이스간격은 0.55㎛로 하고, 게이트전극패턴의 라인간격은 0.45㎛로 레이아웃하면 촛점심도 마진은 ±0.4가 되어 상기한 포토레지스트공정중의 여러가지 변수들에 대해 마진이 ±0.1 더 생기므로 단차가 높은 필드영역상에 브릿지등의 결함없이 포토레지스트공정이 가능하게 된다.
제12도는 금속배선의 레이아웃으로, 액티브영역은 참조부호 81, 필드영역은 참조부호 82, 알루미늄 또는 배리어메탈(Barrier metal)로 이루어진 금속배선은 참조부호 83으로 도시되어 있다.
상기 금속배선패턴의 피치가 1.2㎛일 경우, 430nm∼440nm의 노광파장을 갖는 g-라인 스텝퍼를 사용하여 포토레지스트를 1.42㎛두께로 도포하고, 노광시간을 340㎱∼400㎱로 하고 스텝퍼의 램프강도를 492W로 하여 포토리소그래피공정을 진행하면 마스크상에서 금속배선패턴의 라인간격과 금속배선패턴들 사이의 스페이스간격이 동일하게 L7=L8=0.6㎛와 S7=S8=0.6㎛로 레이아웃되며, 이때 촛점심도 마진은 보통 ±0.3이 된다.
여기에서도 웨이퍼자체의 표면의 거친정도가 크거나 스텝퍼의 렌즈와 웨이퍼사이에 거리의 차가 생기거나 각각의 웨이퍼, 또는 웨이퍼내의 각 부분에서의 포토레지스트의 두께에 차이가 존재하거나 스텝퍼의 램프강도가 변할 경우 상기한 촛점심도 마진(±0.3)으로는 브릿지등의 결함이 발생한다.
따라서 제12도에 도시한 바와 같이 액티브영역(81)위의 금속배선패턴의 라인간격과 금속배선패턴들 사이의 스페이스간격은 모두 0.6㎛으로 레이아웃하고, 필드영역(82)위의 금속배선패턴의 라인간격은 0.55㎛, 금속배선패턴들 사이의 스페이스간격은 0.65㎛로 레이아웃하면, 촛점심도가 ±0.4가 되어 상기한 포토리소그래피공정중에 발생할 수 있는 변수에 대해 마진이 ±0.1 더 생기므로 단차가 높은 필드영역상에 브릿지 등의 결함이 생기는 일이 없이 포토리소그래피공정이 가능하게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 반도체장치 제조공정중, 포토리소그래피공정에 있어서 스텝퍼의 리소그래피한계를 극복할 수 있으며, 이에 따라 포토리소그래피공정시 마진이 커지게 되므로 칩의 신뢰성이 향상되어 불량율을 줄일 수 있으며, 또한 패턴크기를 포토리소그래피가 가능한 치수로 줄일수 있으므로 전체 칩사이즈를 줄일 수 있는 효과가 있다.
Claims (4)
- 동일피치내에서 상기 반도체장치의 단차가 높은 부분의 패턴들간의 간격을 단차가 낮은 부분의 패턴들간의 간격보다 크게 레이아웃하고, 상기 반도체장치의 단차가 높은 부분의 패턴의 폭을 단차가 낮은 부분의 패턴의 폭보다 작게 레이아웃하는 것을 특징으로 하는 초고집적 반도체장치.
- 제1항에 있어서, 상기 패턴은 반도체장치의 도전선 또는 금속배선중의 어느 하나임을 특징으로 하는 초고집적 반도체장치.
- 제1항에 있어서, 상기 단차가 높은 부분은 반도체장치의 필드영역위인 것을 특징으로 하는 초고집적 반도체장치.
- 제1항에 있어서, 상기 단차가 낮은 부분은 반도체장치의 액티브영역위인 것을 특징으로 하는 초고집적 반도체장치.
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