KR960001791B1

KR960001791B1 - Data output device

Info

Publication number: KR960001791B1
Application number: KR1019930014017A
Authority: KR
Inventors: 이재진
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1996-02-05
Also published as: KR950004740A

Abstract

The device includes a first pull-up driver which supplies power voltage to a first output unit, a first pull-down driver which provides ground voltage to the first output unit, a second pull-up driver which supplies the power voltage to the second output unit, a second pull-down driver which provides ground voltage to the second output unit, a data searching unit which searches for the equality of the logic values of the first and the second input data, and a controlling unit which drives in pair of the first pull-up and pull-down drivers and the second pull-down and pull-up drivers or vice versa.

Description

데이타 출력장치Data output device

제1도는 종래의 와이드 비트 모스(Wide Bit Mode) 출력방식과 관련된 데이타 출력버퍼의 회로도.1 is a circuit diagram of a data output buffer related to a conventional wide bit mode output method.

제2a도 내지 제2c도는 종래의 데이타 출력버퍼가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션(Simulation)도.2A to 2C are noise simulation diagrams of power supply lines generated when a conventional data output buffer is operated.

제3도는 본 발명의 실시예에 따른 데이타 출력장치의 실시예를 도시한 회로도.3 is a circuit diagram showing an embodiment of a data output apparatus according to an embodiment of the present invention.

제4a도 및 제4b도는 본 발명의 데이타 출력장치가 동작할 때에 발생하는 전원선의 노이즈 시뮬레이션도.4A and 4B are noise simulation diagrams of power supply lines generated when the data output apparatus of the present invention operates.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 12, 32, 33 : 데이타 출력버퍼 31 : 데이타 검색회로11, 12, 32, 33: data output buffer 31: data search circuit

G1, G3, G5, G7 : 인버터 G2, G6 : 낸드게이트G1, G3, G5, G7: Inverter G2, G6: NAND Gate

G4, G8 : 노어게이트G4, G8: NORGATE

T1, T2, Q1, Q2 : 풀-업 피모스형 트랜지스터T1, T2, Q1, Q2: Pull-up PMOS transistor

T3, T4, Q3, Q4 : 풀-다운 엔모스형 트랜지스터T3, T4, Q3, Q4: Pull-down EnMOS transistor

본 발명은 반도체 기억소자의 다비트 데이타 출력장치(Multi-bit Data Output Circuit)에 관한 것으로, 특히, 동시에 두개 이상의 데이타 출력버퍼로 리드 데이타를 출력하는 경우에 발생하는 전원선의 노이즈(Noise)를 감소시키기 위하여 출력되는 리드 데이타를 검색하여 리드 데이타의 논리상태가 동일한 경우에는 두개 이상의 데이타 출력버퍼가 순차적으로 동작하여 데이타를 출력하고, 리드 데이타의 논리상태가 다른 경우에는 두개 이상의 데이타 출력버퍼가 동시에 동작하여 데이타를 출력할 수 있는 데이타 출력장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-bit data output circuit of a semiconductor memory device, and more particularly, to reduce noise of a power line generated when outputting read data to two or more data output buffers at the same time. In order to search the read data to be output, if the logical state of the read data is the same, two or more data output buffers are operated in sequence to output the data. If the logical states of the read data are different, the two or more data output buffers operate simultaneously. The present invention relates to a data output device capable of outputting data.

반도체 기억소자에서 리드 데이타가 출력되는 경우에는 데이타 출력버퍼에서의 기생적인 커패시턴스의 영향 또는 기타의 부수적인 요인으로 인하여 노이즈가 발생하게 되며, 특히 많은 양의 전류가 흐르는 경우에 있어서는 전원선 자체에서도 노이즈가 발생하게 된다.When read data is output from a semiconductor memory device, noise is generated due to parasitic capacitance in the data output buffer or other ancillary factors. In particular, when a large amount of current flows, the noise also occurs on the power supply line itself. Will occur.

전원선에서 노이즈가 발생되는 것은 단시간에 저항이 큰 전원선에 많은 양의 전류가 흘러서 저항에 의한 전압 강하가 생기므로, 이로 인하여 전원선에 노이즈가 생기고, 반도체 칩과 외부를 연결하는 경우에는 전원선이 가지고 있는 인덕턴스의 영향으로 전원선에 노이즈가 생기게 된다.Noise is generated in the power line because a large amount of current flows in the power line with a large resistance in a short time, which causes a voltage drop due to the resistance. As a result, noise is generated in the power line. Noise is generated in the power line due to the inductance of the line.

상기와 같은 전원선의 노이즈는 첫번째로 트랜지스터의 스위칭 포인트(Switching Pointing)를 변화시켜서 입력버퍼 등에서의 고전압레벨과 저전압레벨을 구분하는 능력을 변화시키므로 입력버퍼의 성능을 저하시키고, 두번째로 내부회로에서 미세한 신호를 센싱하는 경우에는 오동작을 유발하기도 하고, 세번째로 출력되는 데이타에 오실레이션(Oscilation) 현상을 일으켜, 데이타 출력속도를 저하시키는 등의 문제를 발생시킨다.The noise of the power supply line firstly changes the switching point of the transistor to change the ability to distinguish between the high voltage level and the low voltage level in the input buffer, thereby degrading the performance of the input buffer, and secondly in the internal circuit. In the case of sensing a signal, a malfunction may occur, and an oscillation phenomenon may occur in the third output data, thereby causing a problem such as slowing down the data output speed.

전원선의 노이즈는 전원선의 저항, 전원선에 존재하는 커패시턴스 등과 관련이 있으며, 이에 영향을 미치는 요소에는 단위 시간에 흐르는 전류, 단위 시간 동안의 전류 변화량 등이 있고, 이중에서 단위 시간 동안의 전류 변화량이 전원선의 노이즈에 미치는 영향은 매우 심각하다.The noise of the power line is related to the resistance of the power line and the capacitance present in the power line.The factors affecting the current include the current flowing in the unit time and the amount of current change during the unit time. The influence on the noise of the power line is very serious.

디램(Dynamic Random Access Memory : DRAM)소자에 있어서, 동작이 진행되는 동안에 전류가 많이 흐르는 대표적인 구단은 디램 셀의 데이타를 센싱하는 구간과, 데이타를 외부로 출력하는 구간이며, 실제적으로 가장 많은 양의 전류가 흐르는 구간은 디렘 센싱 구간이라고 볼 수 있는데, 이 영역에서는 전류의 흐름이 전원전압과 접지전압에서 동시에 일어나고, 디램소자의 내부에는 전원전압과 접지전압 사이에 많은 기생 커패시턴스가 존재함으로 두개의 전원선, 즉 전원전압과 접지전압의 노이즈는 서로 상쇄되어 노이즈의 양은 적어지고, 또 이 노이즈에 의한 입력버퍼에서의 문제는 두 전원선의 노이즈를 대칭으로 만드는 경우에는 별로 심각한 문제는 아니다.In DRAM (Dynamic Random Access Memory (DRAM)) devices, a representative team in which a large amount of current flows during operation is a section for sensing data of a DRAM cell and a section for outputting data to the outside. The current flow section can be regarded as a DRAM sensing section. In this region, current flows simultaneously in the power supply voltage and the ground voltage, and there are many parasitic capacitances between the supply voltage and the ground voltage in the DRAM device. The noise of the wires, that is, the power supply voltage and the ground voltage, cancels each other so that the amount of noise is reduced, and the problem in the input buffer caused by this noise is not a serious problem when the noise of the two power lines is made symmetrical.

그러나, 데이타를 외부로 출력하는 경우에 있어서는 전원전압과 접지전압 중에서 한 곳으로만 전류가 흐르게 되고, 소자 내부에 존재하는 전원전압과 접지전압 사이의 기생 커패시턴스로 인하여 두개의 전원선이 대칭적이 아닌 같은 방향으로 움직이게 됨으로 스태틱 타입의 입력버퍼 등에서는 스위칭 포인트의 변화와 같은 심각한 문제를 야기시키고, 또한 출력 전압레벨의 불안정성을 초래하여 출력 데이타의 안정성에도 나쁜 영향을 미친다.However, in the case of outputting data externally, current flows to only one of the power supply voltage and the ground voltage, and the two power lines are not symmetrical due to the parasitic capacitance between the power supply voltage and the ground voltage existing inside the device. Moving in the same direction causes a serious problem such as a change of the switching point in the static type input buffer, etc., and also causes instability of the output voltage level, which adversely affects the stability of the output data.

특히, 디램소자가 발전하면서 동시에 많은 데이타를 출력하는 경우(×4, ×8, ×16와 같은 와이드 비트의 경우)에 있어서, 출력되는 데이타가 모두 동일한 논리 상태인 경우에는 전원선에서 발생되는 노이즈의 문제는 더욱 심각해 진다.Particularly, when the DRAM device generates power and outputs a large amount of data at the same time (in the case of wide bits such as 4, 8, and 16), noise generated from the power supply line when all the output data is in the same logic state. The problem is even worse.

이하 종래의 데이타 출력버퍼를 제1도 및 제2도를 참조하여 설명한다.Hereinafter, a conventional data output buffer will be described with reference to FIGS. 1 and 2.

제1도는 종래의 와이드 비트모드 출력방식과 관련된 데이타 출력버퍼의 회로도로서, 피모스형 풀-업 트랜지스터(M11, M13)와 엠모스형 풀-다운 트랜지스터(M12, M14)로 구성된 상보형 출력 드라이버를 포함하고 있으며, 메모리 셀로부터 리드된 데이타가 하이 데이타이면 PU1, PD1, PU2, PD2 신호가 논리 하이가 되므로 풀-업 트랜지스터(M11, M13)가 각각 턴-온되어 제1 및 제2출력단(DOUT1, DOUT2)에 전하를 공급하고, 메모리 셀로부터 리드된 데이타가 로우 데이타이면 PU1, PD1, PU2, PD2 신호가 논리 로우가 되므로 풀-다운 트랜지스터(M12, M14)가 각각 턴-온되어 출력단(DOUT1, DOUT2)의 전하를 그라운드로 방전시키게 된다.FIG. 1 is a circuit diagram of a data output buffer associated with a conventional wide bit mode output method, and is a complementary output driver including PMOS pull-up transistors M11 and M13 and MMOS pull-down transistors M12 and M14. If the data read from the memory cell is high data, the signals PU1, PD1, PU2, and PD2 become logic high, so that the pull-up transistors M11 and M13 are turned on, respectively, so that the first and second output terminals If the data supplied from the memory cell is low data and the data read from the memory cell is low data, the signals PU1, PD1, PU2, and PD2 become logic low, so that the pull-down transistors M12 and M14 are turned on to output terminals ( The charges of DOUT1 and DOUT2 are discharged to the ground.

제1도에서 설명한 종래의 방식으로, 제1데이타 출력버퍼(11)와 제2데이타 출력버퍼(12)를 통하여 동일한 하이 데이타를 출력하는 경우에는 노드 A와 노드 C가 거의 같은 시각에 논리 하이에서 논리 로우로 변하기 때문에, 하나의 데이타를 출력하는 경우에 비하여 전원선에 노이즈가 더 심하고, 제1데이타 출력버퍼(11)와 제2데이타 출력버퍼(12)가 각각 다른 상태의 데이타를 출력하는 경우에 비해서도 전원선의 노이즈가 심해지는 문제점이 있다. 제2a도 내지 제2c도는 종래의 데이타 출력버퍼가 동작할 때에 발생하는 전원선의 노이즈를 시뮬레이션한 결과를 도시한 것이다. 제2a도는 한개의 데이타 출력버퍼가 동작하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도이다. 제2b도는 두개의 데이타 출력버퍼가 동작하며, 동일한 논리 상태의 데이타를 출력하는 경우 전원선의 노이즈를 도시한 시뮬레이션도로서, 제2a도의 경우에 비해 전원선에 더 큰 노이즈가 발생함을 알 수 있다. 제2c도는 두개의 데이타 출력버퍼가 동작하며, 다른 논리 상태의 데이타를 출력하는 경우 전원선의 노이즈를 도시한 시뮬레이션도로서, 전원전압과 접지전압 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감쇄된 것을 알 수 있다.In the conventional method described in FIG. 1, when the same high data is output through the first data output buffer 11 and the second data output buffer 12, the node A and the node C are at logical high at about the same time. Since it turns to logic low, the noise is more severe on the power supply line than when one data is output, and the first data output buffer 11 and the second data output buffer 12 output data in different states. In comparison with this, there is a problem in that noise of a power supply line is increased. 2A to 2C show the results of simulating noise of a power supply line generated when a conventional data output buffer operates. 2A is a simulation diagram showing noise of a power supply line when one data output buffer is operated. FIG. 2b is a simulation diagram showing the noise of the power line when two data output buffers operate and outputs data of the same logic state, and it can be seen that a larger noise occurs in the power line than in the case of FIG. . 2c is a simulation diagram showing the noise of the power supply line when two data output buffers operate and outputs data of different logic states. The noise between the power supply voltage and the ground voltage cancels each other and the noise of the power supply line is attenuated. Able to know.

따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 두개 이상의 데이타 출력버퍼를 통하여 동일한 논리상태의 데이타가 출력되는 경우에는 데이타 출력버퍼를 순차적으로 동작시켜 동시에 많은 양의 전류가 흐름으로써, 전원선에 발생하는 노이즈를 감소시키고, 서로 다른 논리상태의 데이타가 출력되는 경우에는 두개 이상의 데이타 출력버퍼를 동시에 동작시켜 데이타를 출력할 수 있는 데이타 출력장치를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems, when the data of the same logic state is output through two or more data output buffers by operating the data output buffers sequentially and a large amount of current flows at the same time, the power line It is an object of the present invention to provide a data output device capable of reducing data noise and outputting data by simultaneously operating two or more data output buffers when data of different logic states are output.

상기한 목적을 달성하기 위하여, 본 발명은 입력라인으로부터의 제1입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제1출력단으로 전원전압을 공급하는 제1풀-업 드라이버와, 상기 제1입력 데이타의 논리 상태에 따라 상기 제1풀-업 드라이버와 상호 보완적으로 구동되어 상기 제1출력단으로 접지전압을 공급하는 제1풀-다운 드라이버와, 상기 입력라인으로부터의 제2입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제2출력단으로 상기 전원전압을 공급하는 제2풀-업 드라이버와, 상기 제2입력 데이타의 논리 상태에 따라 상기 제2풀-업 드라이버와 상호 보완적으로 구동되어 제2출력단으로 상기 접지전압을 공급하는 제2풀-다운 드라이버와, 상기 제1입력 데이타와 제2입력 데이타의 논리값이 동일한가를 검색하는 데이타 검색수단과, 상기 데이타 검색수단으로부터의 검색 결과에 따라 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-다운 드라이버 및 제1풀-업 드라이버와 함께 구동되도록 제어하고 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-업 드라이버 및 제2풀-다운 드라이버와 순차적으로 구동되도록 제어하는 제어수단으로 구성되는 것을 특징으로 하는 데이타 출력장치를 제공한다.In order to achieve the above object, the present invention provides a first pull-up driver that is selectively driven according to the logic state of the first input data from the input line to supply a power supply voltage to the first output terminal, and the first input data. A first pull-down driver which is driven complementarily with the first pull-up driver and supplies a ground voltage to the first output terminal according to a logic state of the first pull-up driver and a logic state of second input data from the input line. And a second pull-up driver selectively driven to supply the power voltage to a second output terminal, and complementarily driven with the second pull-up driver according to a logic state of the second input data. A second pull-down driver for supplying the ground voltage, data search means for searching whether the logic values of the first input data and the second input data are the same; The first pull-up driver and the first pull-down driver are controlled to be driven together with the second pull-down driver and the first pull-up driver according to the search result from the other search means. And a control means for controlling the up driver and the first pull-down driver to be sequentially driven with the second pull-up driver and the second pull-down driver, respectively.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 실시예에 따른 데이타 출력장치의 회로도이다.3 is a circuit diagram of a data output apparatus according to an embodiment of the present invention.

본 발명의 데이타 출력장치는 입력라인으로부터의 제1입력데이타(DOa)의 논리 상태에 따라 선택적으로 구동되어 제1출력단(DOUTa)으로 전원전압을 공급하는 제1피모스형 풀-업 트랜지스터(G3)와, 상기 제1입력 데이타(DOa)의 논리 상태에 따라 상기 제1피모스형 풀-업 트랜지스터(G3)와 상호 보완적으로 구동되어 상기 제1출력단(DOUTa)으로 접지전압을 공급하는 제1엔모스형 풀-다운 트랜지스터(G6)와, 상기 입력라인으로부터의 제2입력 데이타(DOb)의 논리 상태에 따라 선택적으로 구동되어 제2출력단(DOUTb)으로 상기 전원전압을 공급하는 제2피모스형 풀-업 트랜지스터(H2)와, 상기 제2입력 데이타(DOb)의 논리 상태에 따라 상기 제2피모스형 풀-업 트랜지스터(H2)와 상호 보완적으로 구동되어 제2출력단(DOUTb)으로 상기 접지전압을 공급하는 제2엔모스형 풀-다운 트랜지스터(H4)와, 상기 제1입력 데이타(DOa)와 제2입력 데이타(DOb)의 논리값이 동일한가를 검색하는 데이타 검색회로(31)와, 상기 데이타 검색회로(31)로부터의 검색 결과에 따라 상기 제1모피스형 풀-업 트랜지스터(G3) 및 제1엠모스형 풀-다운 트랜지스터(G6)가 각각 제2엔모스형 풀-다운 트랜지스터(H4) 및 제1피모스형 풀-업 트랜지스터(G3)와 함께 구동되도록 제어하고 상기 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)가 각각 상기 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)와 순차적으로 구동되도록 제어하는 제어회로로 구성된다.The data output device of the present invention is a first PMOS type pull-up transistor G3 which is selectively driven according to the logic state of the first input data DOa from the input line to supply a power supply voltage to the first output terminal DOUTa. And a complementary driving with the first PMOS type pull-up transistor G3 according to a logic state of the first input data DOa to supply a ground voltage to the first output terminal DOUTa. A second pin for selectively driving the NMOS pull-down transistor G6 and the logic state of the second input data DOb from the input line to supply the power voltage to the second output terminal DOUTb. The MOS-type pull-up transistor H2 and the second PMOS-type pull-up transistor H2 are driven to be complementary to each other according to the logic state of the second input data DOb, and thus the second output terminal DOUTb. Second NMOS pull-down transistor for supplying the ground voltage A data retrieval circuit 31 for retrieving whether the master H4 and the logical values of the first input data DOa and the second input data DOb are the same, and the retrieval result from the data retrieval circuit 31. Accordingly, the first Morse-type pull-up transistor G3 and the first EMOS type pull-down transistor G6 are respectively the second NMOS type pull-down transistor H4 and the first PMOS type pull-up transistor. The first PMOS pull-up transistor G3 and the first NMOS pull-down transistor G6 are controlled to be driven together with the third GMOS pull-up transistor H2. And a control circuit for controlling the second NMOS pull-down transistor H4 to be sequentially driven.

상기 논리 검색회로(31)는 상기 제1입력 데이타(DOa)와 제2입력 데이타(DOb)의 논리상태가 모두 하이인가를 검색하기 위한 낸드게이트와, 상기 제1입력 데이타(DOa)와 제2입력데이타(DOb)의 논리상태를 모두 로우인가를 검색하는 노어게이트를 포함한다.The logic retrieval circuit 31 includes a NAND gate for searching whether the logic states of the first input data DOa and the second input data DOb are high, and the first input data DOa and the second input data. And a NOR gate searching whether all of the logic states of the input data DOb are low.

상기 제어회로는 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제1피모스형 풀-업 트랜지스터(G3)의 구동을 제어하는 제3논리게이트와, 상기 제1입력데이타(DOa)와 제2입력 데이타(DOb)의 논리 비교상태에 따라 상기 제1엔모스형 풀-다운 트랜지스터(G6)의 구동을 제어하는 제4논리게이트와, 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제2피모스형 풀-업 트랜지스터(H2)의 구동으르 제어하는 제5논리게이트와, 상기 제1입력데이타(DOa)와 제2입력데이타(DOb)의 논리 비교상태에 따라 상기 제2엔모스형 풀-다운 트랜지스터(H4)의 구동을 제어하는 제6논리게이트를 포함한다.The control circuit may include a third logic gate controlling driving of the first PMOS pull-up transistor G3 according to a logic comparison state between the first input data DOa and the second input data DOb; A fourth logic gate controlling driving of the first NMOS pull-down transistor G6 according to a logic comparison state between the first input data DOa and the second input data DOb, and the first input; A fifth logic gate controlling driving of the second PMOS type pull-up transistor H2 according to a logic comparison state between the data DOa and the second input data DOb, and the first input data DOa. And a sixth logic gate controlling the driving of the second NMOS pull-down transistor H4 according to a logic comparison state of the second input data DOb.

상기 제3논리게이트는 상기 논리 검색회로(31)의 낸드게이트의 출력신호를 반전하는 제1인버터와, 상기 제1입력데이타(DOa)의 진위데이타(PUa)를 입력하여 소정시간 지연하고 출력하는 직렬하는 직렬 접속된 4개의 인버터로 이루어진 제1지연회로(34)와, 상기 제1인버터의 반전신호와 상기 제1지연회로(34)의 출력신호를 논리 조합하는 제1낸드게이트(G1)와, 상기 제1입력데이타(DOa)의 진위데이타(PUa)를 반전하는 제2인버터와, 상기 제1낸드게이트(G1)의 출력신호와 상기 제2인버터의 반전신호를 논리 조합하는 제2낸드게이트(G2)를 포함한다.The third logic gate is configured to input a first inverter for inverting an output signal of the NAND gate of the logic search circuit 31 and an authenticity data PUa of the first input data DOa to delay and output a predetermined time. A first delay circuit (34) comprising four inverters connected in series in series, a first NAND gate (G1) for logically combining an inverted signal of the first inverter and an output signal of the first delay circuit (34); And a second inverter that inverts the authenticity data PUa of the first input data DOa, and a second NAND gate that logically combines the output signal of the first NAND gate G1 and the inverted signal of the second inverter. (G2).

상기 제4논리게이트는 상기 논리 검색회로(31)의 노어게이트의 출력신호를 반전하는 제3인버터와, 상기 제1입력데이타(DOa)의 보수데이타(PDa)를 입력하여 소정시간 지연하고 출력하는 직렬 접속된 4개의 인버터로 이루어진 제2지연회로(35)와, 상기 제3인버터의 반전신호와 상기 제2지연회로(35)의 출력신호를 논리 조합하는 제1노어게이트(G4)와, 상기 제1입력데이타(DOa)의 보수데이타(PDa)를 반전하는 제4인버터와, 상기 제1노어게이트(G4)의 출력신호와 상기 제4인버터의 반전신호를 논리 조합하는 제2노어게이트(G5)로 구성된다.The fourth logic gate is configured to delay and output a third inverter for inverting an output signal of the NOR gate of the logic search circuit 31 and the maintenance data PDa of the first input data DOa. A second delay circuit 35 comprising four inverters connected in series, a first knock gate G4 for logically combining an inverted signal of the third inverter and an output signal of the second delay circuit 35, and The fourth inverter for inverting the maintenance data PDa of the first input data DOa, and the second north gate G5 for logically combining the output signal of the first nor gate G4 and the inverted signal of the fourth inverter. It is composed of

상기 제5논리게이트는 상기 제2입력데이타(DOb)의 진위데이타(PUb)를 반전하는 제5인버터와, 제1입력단자가 전원전압원에 접속되어 상기 전원전압원에 따른 하이신호와 상기 제5인터버의 반전신호를 논리조합하는 제3낸드게이트(H1)를 포함한다.The fifth logic gate includes a fifth inverter for inverting the authenticity data PUb of the second input data DOb, a first input terminal connected to a power voltage source, and a high signal corresponding to the power voltage source and the fifth inverter. And a third NAND gate H1 for logically combining the inverted signals of the burrs.

상기 제6논리게이트는 상기 제2입력데이타(DOb)의 보수데이타(PDb)을 반전하는 제6인버터와, 제1입력단자가 접지전압원에 접속되어 상기 접지전압원에 따른 로우신호와 제6인버터의 반전신호를 논리 조합하는 제3노어게이트(H1)를 포함한다.The sixth logic gate includes a sixth inverter for inverting the maintenance data PDb of the second input data DOb, a first input terminal connected to a ground voltage source, and a low signal corresponding to the ground voltage source, And a third north gate H1 for logically combining the inverted signals.

상기와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above in detail as follows.

상기 논리 검색회로(31)는 셀 어레이로부터 리드하여 데이타 출력버퍼를 통하여 출력하고자 하는 리드 데이타 DOa, DOb를 입력으로 하며, 노드 AA는 리드 데이타 DOa, DOb가 모두 하이상태인 경우에 논리 로우가 되고, 나머지의 경우에는 논리 하이가 되고, 노드 BB는 리드 데이타 DOa, DOb가 모두 로우상태인 경우에 논리 하이가 되고, 나머지의 경우에는 논리 로우가 된다.The logic retrieval circuit 31 inputs read data DOa and DOb to be read from the cell array and output through the data output buffer, and node AA becomes a logic low when both read data DOa and DOb are high. In this case, the node BB becomes logic high when the rest of the read data DOa and DOb is low, and the node BB becomes logic high in the remaining cases.

제1데이타 출력버퍼(32)는 일정한 지연시간을 갖는 제1 및 제2지연회로(34, 35)를 포함하고 있으므로, 두개의 데이타 출력버퍼(32, 33)에 동일한 논리상태의 데이타가 출력되는 경우에는 제2데이타 출력버퍼(33)에 비해 일정시간 지연 후에 데이타 출력 드라이버(G3, G6)가 동작하여 데이타 출력단 DUOTa에 데이타를 전달하게 되고, 서로 다른 논리상태의 데이타가 출력되는 경우에는 상기 제1 및 제2지연회로(34, 35)의 지연시간에 상관없이, 제2데이타 출력버퍼(33)와 동일하게 동작하여 데이타를 출력하게 된다.Since the first data output buffer 32 includes the first and second delay circuits 34 and 35 having a constant delay time, data of the same logic state is output to the two data output buffers 32 and 33. In this case, the data output drivers G3 and G6 operate after a predetermined time delay compared to the second data output buffer 33 to transfer the data to the data output terminal DUOTa. Regardless of the delay time of the first and second delay circuits 34 and 35, the data is output in the same manner as the second data output buffer 33.

리드데이타 DOa, DOb에 의해 출력된 제1 및 제2데이타 출력버퍼(32, 33)의 진위의 리드 데이타 PUa, PUa는 대기시에는 논리 하이 값을 가지며, 하이 데이타를 출력하는 경우에는 논리 하이에서 논리 로우로 전이하게 되고, 보수의 리드 데이타 PDa, PDb는 대기시에는 논리 로우 값을 가지며, 로우 데이타를 출력하는 경우에는 논리 로우에서 논리 하이로 전이하게 되는 신호이다.The true read data PUa and PUa of the first and second data output buffers 32 and 33 output by the read data DOa and DOb have a logic high value when waiting, and a logic high when outputting high data. The transition to logic low, the complementary read data PDa and PDb have a logic low value when waiting, and when the low data is output, it is a signal to transition from logic low to logic high.

제1데이타 출력버퍼(32)의 리드 데이타 DOa와 제2데이타 출력버퍼(33)의 리드 데이타 DOb가 서로 다른 논리상태인 경우에는 데이타 검색회로(31)의 출력인 AA는 논리 하이, BB는 논리 로우상태가 되므로 제1데이타 출력버퍼(32)의 제1낸드게이트(G1)의 출력노드 N31는 논리 하이, 제1노어게이트(G4)의 출력노드 N32는 논리 하이상태를 유지하게 되어 제1데이타 출력버퍼(32)는 다수, 예를들어 4개의 인버터로 구성된 지연회로(34, 35)를 거치지 않은 진위의 리드 데이타 PUa, 보수의 리드 데이타 PDa가 각각 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)의 게이트 노드 N33, N34에 전달되어 제1피모스형 풀-업 트랜지스터(G3) 및 제1엔모스형 풀-다운 트랜지스터(G6)를 동작시킴으로써, 제2데이타 출력버퍼(33)와 동시에 리드 데이타를 제1출력단 DUOTa에 출력하게 된다.When the read data DOa of the first data output buffer 32 and the read data DOb of the second data output buffer 33 are in different logic states, AA, which is an output of the data search circuit 31, is logic high, and BB is logic. Since it is in the low state, the output node N31 of the first NAND gate G1 of the first data output buffer 32 remains logic high, and the output node N32 of the first north gate G4 remains logic high state. The output buffer 32 includes a plurality of, for example, authentic read data PUa without complementary delay circuits 34 and 35 composed of four inverters, and complementary read data PDa, respectively. ) And the gate node N33 and N34 of the first NMOS pull-down transistor G6 to operate the first PMOS type pull-up transistor G3 and the first NMOS pull-down transistor G6. The read data is outputted to the first output terminal DUOTa simultaneously with the second data output buffer 33. It will work.

한편 제1데이타 출력버퍼(32)와 제2데이타를 출력버퍼(33)의 출력 데이타가 하이 데이타로 동일한 논리상태인 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 논리 로우상태를 갖게 되고, 대기시에 논리 하이 상태로 있던 PUa, PUb 신호가 논리 로우상태로 전이하게 되면 제2데이타 출력버퍼(33)의 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)의 게이트 노드 N35, N36은 논리 로우상태로 되어 제2피모스형 풀-업 트랜지스터(H2)를 턴-온시킴으로써, 제2출력단 DOUTb에 하이 데이타를 출력하게 된다. 그리고 제1데이타 출력버퍼(32)는 제1엔모스형 풀-다운 트랜지스터(G6)가 논리 로우상태인 PDa 신호에 의해 턴-오프되고, 논리 로우상태로 전이한 PUa 신호가 제1지연회로(34)에서 일정시간 지연되어 제1낸드게이트(G1)의 출력노드 N31를 논리 하이로 전이시키면 제1낸드게이트(G1)의 출력노드 N33이 논리 로우로 전이하여 제1피모스형 풀-업 트랜지스터(G3)를 턴-온시킴으로써, 제1데이타 출력단 DOUTa에 하이 데이타를 출력하게 된다.On the other hand, when the output data of the first data output buffer 32 and the second data is the same logic state as the high data, the outputs AA and BB of the data retrieval circuit 31 have a logic low state. When the PUa and PUb signals in the logic high state in the standby transition to the logic low state, the second PMOS type pull-up transistor H2 and the second NMOS type pull of the second data output buffer 33 The gate nodes N35 and N36 of the -down transistor H4 are in a logic low state to turn on the second PMOS type pull-up transistor H2, thereby outputting high data to the second output terminal DOUTb. The first data output buffer 32 is turned off by the PDa signal in which the first NMOS pull-down transistor G6 is in a logic low state, and the PUa signal transitioned to the logic low state is a first delay circuit ( In step 34), if the output node N31 of the first NAND gate G1 is transitioned to logic high after a certain time delay, the output node N33 of the first NAND gate G1 transitions to logic low and the first PMOS type pull-up transistor. By turning on (G3), high data is output to the first data output terminal DOUTa.

또한, 리드 데이타 DOa, DOb가 로우상태로 상호 동일한 경우에는 데이타 검색회로(31)의 출력 AA, BB는 모두 논리 하이상태를 갖게 되고, 대기시에 논리 로우상태로 있던 PDa, PDb 신호가 논리 하이상태로 전이하게 되면, 제2데이타 출력버퍼(33)의 제2피모스형 풀-업 트랜지스터(H2) 및 제2엔모스형 풀-다운 트랜지스터(H4)의 게이트 노드 N35, N36은 논리 하이상태로 되어 제2엔모스형 풀-다운 트랜지스터(H4)를 턴-온시킴으로써, 제2출력단 DOUTb에 로우 데이타를 출력하게 된다. 그리고 제1데이타 출력버퍼(32)는 제1피모스형 풀-업 트랜지스터(G3)가 논리 하이상태인 PUa 신호에 의해 턴-오프되고, 논리 하이상태로 전이한 PDa 신호가 제2지연회로(35)에서 일정시간 지연되어 제2노어게이트(G5)의 출력노드 N34가 논리 하이로 전이하여 제1엔모스형 풀-다운 트랜지스터(G6)를 턴-온시킴으로써, 제1데이타 출력단 DOUTa에 로우 데이타를 출력하게 된다.When the read data DOa and DOb are the same in the low state, the outputs AA and BB of the data retrieval circuit 31 both have a logic high state, and the PDa and PDb signals in the logic low state at the time of waiting are logic high. In the transition to the state, the gate nodes N35 and N36 of the second PMOS type pull-up transistor H2 and the second NMOS type pull-down transistor H4 of the second data output buffer 33 are logic high states. By turning on the second NMOS pull-down transistor H4, low data is output to the second output terminal DOUTb. The first data output buffer 32 is turned off by the PUa signal in which the first PMOS type pull-up transistor G3 is in a logic high state, and the PDa signal transitioned to the logic high state is a second delay circuit ( In step 35), the output node N34 of the second NOR gate G5 transitions to logic high to turn on the first NMOS pull-down transistor G6, thereby causing low data to be output to the first data output terminal DOUTa. Will print

그러므로, 상기한 바와 같이 본 발명의 데이타 출력장치의 경우에 있어서는 제1데이타 출력버퍼(32)와 제2데이타 출력버퍼(33)의 출력 데이타가 서로 동일한 상태인 경우에는 제1데이타 출력버퍼(32)가 제2데이타 출력버퍼(33)에 비해 지연회로(34, 35)에서 PUa, PDa 신호가 지연되는 시간 동안 만큼 늦게 데이타 출력 동작을 하게 된다.Therefore, as described above, in the case of the data output device of the present invention, when the output data of the first data output buffer 32 and the second data output buffer 33 are in the same state, the first data output buffer 32 is the same. ), As compared with the second data output buffer 33, the data output operation is performed as late as the delay time of the PUa and PDa signals in the delay circuits 34 and 35.

제4a도 및 제4b도는 본 발명에 따른 데이타 출력장치가 동작할 때 발생하는 전원선의 노이즈를 시뮬레이션한 결과를 도시한 도면이다.4A and 4B are diagrams showing the results of simulating noise of a power line generated when the data output apparatus according to the present invention operates.

제4a도는 두개의 데이타 출력버퍼가 동작하며, 동일한 데이타를 출력하는 경우의 전원선의 노이즈를 도시한 시뮬레이션도로서, 일정한 시간차를 가지고 동작하는 데이타 출력버퍼에 의해 전원선에서 발생하는 노이즈가 일정한 시간차를 유지하게 되므로 제2b도에 도시된 종래의 데이타 출력버퍼에 비해 전원선에 발생하는 노이즈가 감소함을 알 수 있다. 제4b도는 두개의 데이타 출력버퍼가 동작하며 서로 다른 논리상태의 데이타를 출력하는 경우의 전원선이 노이즈를 도시한 시뮬레이션도로서, 동시에 동작하는 데이타 출력버퍼에 의해 전원전압(Vcc)과 접지전압(Vss) 사이의 노이즈가 서로 상쇄되어 전원선의 노이즈가 감소된 것을 알 수 있다.4A is a simulation diagram showing noise of a power supply line when two data output buffers operate and output the same data. FIG. 4A shows a time difference of noise generated at a power supply line by a data output buffer operating with a constant time difference. It can be seen that the noise generated in the power supply line is reduced as compared with the conventional data output buffer shown in FIG. 2B. FIG. 4B is a simulation diagram showing the noise of the power supply line when two data output buffers operate and output data of different logic states. The power supply voltage Vcc and the ground voltage It can be seen that the noise between Vss) cancels each other and the noise of the power supply line is reduced.

따라서 본 발명의 데이타 출력장치에 의하면, 두개의 리드 데이타를 검색한 후 상기 검색 데이타가 동일한 논리 상태인 경우에는 두개의 데이타 출력버퍼가 일정한 시간차를 가지고 순차적으로 동작하여 데이타를 출력하고, 상기 검색 데이타가 상이한 논리 상태인 경우에는 두개의 데이타 출력버퍼가 동시에 동작하여 데이타를 출력하는 장치를 사용하게 되면, 두개 또는 그 이상의 데이타 출력버퍼를 통해 데이타를 출력하는 경우에 심하게 발생하는 전원선의 노이즈 크기를 감소시켜서 내부회로중에서 노이즈의 영향을 받는 입력버퍼 등의 회로 특성을 향상시킬 수 있고, 데이타 출력 파형에서 발생하는 댐핑(Damping)에 의한 출력 데이타가 지연을 감소시킬 수 있는 효과를 얻게 된다.Therefore, according to the data output device of the present invention, if the search data is in the same logical state after retrieving the two read data, the two data output buffers operate sequentially with a certain time difference to output the data, and the search data. In the case of different logic states, when two data output buffers operate simultaneously to output data, the noise level of the power line that is severely generated when outputting data through two or more data output buffers is reduced. By doing so, it is possible to improve circuit characteristics such as an input buffer which is affected by noise in the internal circuit, and output data due to damping generated in the data output waveform can reduce the delay.

Claims

입력라인으로부터의 제1입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제1출력단으로 전원전압을 공급하는 제1풀-업 드라이버와, 상기 제1입력 데이타의 논리 상태에 따라 상기 제1풀-업 드라이버와 상호 보완적으로 구동되어 상기 제1출력단으로 접지전압을 공급하는 제1풀-다운 드라이버와, 상기 입력라인으로부터의 제2입력 데이타의 논리 상태에 따라 선택적으로 구동되어 제2출력단으로 상기 전원전압을 공급하는 제2풀-업 드라이버와, 상기 제2입력 데이타의 놀리 상태에 따라 상기 제2풀-업 드라이버와 상호 보완적으로 구동되어 제2출력단으로 구동되어 제2출력단으로 상기 접지전압을 공급하는 제2풀-다운 드라이버와, 상기 제1입력 데이타와 제2입력 데이타의 논리값이 동일한가를 검색하는 데이타 검색수단과, 상기 데이타 검색수단으로부터의 검색 결과에 따라 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-다운 드라이버 및 제1풀-업 드라이버와 함께 구동되도록 제어하고 상기 제1풀-업 드라이버 및 제1풀-다운 드라이버가 각각 상기 제2풀-업 드라이버 및 제2풀-다운 드라이버와 순차적으로 구동되도록 제어하는 제어수단으로 구성되는 것을 특징으로 하는 데이타 출력장치.A first pull-up driver selectively driven according to a logic state of first input data from an input line to supply a power supply voltage to a first output terminal, and the first pull-up according to a logic state of the first input data A first pull-down driver which is driven complementarily with a driver to supply a ground voltage to the first output terminal, and selectively driven according to a logic state of the second input data from the input line to supply the power to the second output terminal; A second pull-up driver for supplying a voltage and the second pull-up driver in a complementary manner with the second pull-up driver according to the noisy state of the second input data to drive a second output terminal to supply the ground voltage to the second output terminal. A second pull-down driver to supply, data retrieval means for retrieving whether the logic values of the first input data and the second input data are the same; and the data retrieval means. The first pull-up driver and the first pull-down driver are controlled to be driven together with the second pull-down driver and the first pull-up driver according to a search result from the first pull-up driver and And a control means for controlling the first pull-down driver to be sequentially driven with the second pull-up driver and the second pull-down driver, respectively.

제1항에 있어서, 상기 데이타 검색수단은 상기 제1입력 데이타와 제2입력데이타의 논리상태가 모두 하이인가를 검색하기 위한 낸드게이트와, 상기 제1입력 데이타와 제2입력데이타의 논리상태를 모두 로우인가를 검색하는 노어게이트로 구성되는 것을 특징으로 하는 데이타 출력장치.The data search means of claim 1, wherein the data retrieval means is configured to search for a NAND gate for searching whether the logic states of the first input data and the second input data are high, and the logic states of the first input data and the second input data. A data output device comprising all of the gates searching for a low value.

제1항에 있어서, 상기 제어수단은 상기 데이타 검색수단의 출력신호를 반전하는 제1인버터와, 상기 제1입력 데이타의 진위 데이타를 입력하여 소정시간 지연하여 출력하는 제1지연회로와, 상기 제1인버터의 반전신호와 상기 제1지연회로의 출력신호를 논리 조합하는 제1낸드게이트와, 상기 제1입력데이타의 진위 데이타를 반전하는 제2인버터와, 상기 제1낸드게이트의 출력신호와 상기 제2인버터의 반전신호를 논리 조합하는 제2낸드게이트를 구비하며, 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제1풀-업 드라이버의 구동을 제어하는 제1논리게이트와 ; 상기 데이타 검색수단의 출력신호를 반전하는 제3인버터와, 상기 제1입력 데이타의 보수 데이타를 입력하여 소정시간 지연하여 출력하는 제2지연 회로와, 상기 제3인버터의 반전신호와 상기 제2지연회로의 출력신호를 논리 조합하는 제1노어게이트와, 상기 제1입력데이타의 보수 데이타를 반전하는 제4인버터와, 상기 제1노어게이트의 출력신호와 상기 제4인버터의 반전신호를 논리 조합하는 제2노어게이트를 구비하며, 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제1풀-다운 드라이버의 구동을 제어하는 제2논리게이트와 ; 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제2풀-업 드라이버의 구동을 제어하는 제3논리 게이트와 ; 상기 제1입력데이타와 제2입력데이타의 논리 비교상태에 따라 상기 제2풀-다운 드라이버의 구동을 제어하는 제4논리게이트로 구성되는 것을 특징으로 하는 데이타 출력장치.2. The apparatus of claim 1, wherein the control means comprises: a first inverter for inverting an output signal of the data retrieval means, a first delay circuit for inputting authentic data of the first input data and delaying the predetermined time; A first NAND gate for logically combining the inverted signal of the first inverter and the output signal of the first delay circuit, a second inverter for inverting the authenticity data of the first input data, an output signal of the first NAND gate, and A first NAND gate having a second NAND gate for logically combining the inverted signals of the second inverter, the first logic gate controlling the driving of the first pull-up driver according to a logic comparison state between the first input data and the second input data; Wow ; A third inverter for inverting the output signal of the data retrieving means, a second delay circuit for inputting the complementary data of the first input data and delaying the predetermined time, and outputting the inverted signal of the third inverter and the second delay. A logical combination of a first north gate for logically combining the output signal of the circuit, a fourth inverter for inverting the complementary data of the first input data, an output signal of the first north gate, and an inverted signal of the fourth inverter A second logic gate having a second knock gate and controlling driving of the first pull-down driver according to a logic comparison state between the first input data and the second input data; A third logic gate controlling driving of the second pull-up driver according to a logic comparison state between the first input data and the second input data; And a fourth logic gate controlling driving of the second pull-down driver according to a logic comparison state between the first input data and the second input data.