KR950021787A - 전계 효과형 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자틀 소형화 하면서 실리콘 기판과 금속배선의 접합부에서 발생하는 스파이킹 현상을 방지하도록 실리콘 기판과 금속배선의 연결부위를 단결정 실리콘막으로 형성하고 그 상부에 전 이 금속막을 중착한 후 금속배선을 형성시킴으로 금속원자들이 직접 실리콘 기판과 접합되지 않고 소오스/드레인의 상부 전이 금속막과 접합을 하도록 하여 얕은 접합을 형성할 수 있도록 한 전계 효과형 반도체소자의 제조방법이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2g도는 본 발명의 전계 효과형 반도체 소자의 형성방법에 따른 공정 단계를 도시한 단면도.
Claims (2)
- 반도체 소자제조 공정에 있어서 실리콘 기판상에 패드용 산화막과 제1질화막 패턴을 형성한 후 필드 산화막을 형성하는 단계와, 상기 제1질화막 패턴을 제거하고 제2질화막을 전체구조의 상부에 형성한 후, 식각공정으로제2질화막이 필드 산화막 상부에만 남도록 하는 단계와, 상기 제2질화막을 식각 정지층으로 하여 실리콘 기판내의 일정한 깊이로 트렌치를 형성하는 단계와, 실리콘 기판에 남아있는 패드용 산화막을 제거하고, 에피택셜 단결정 실리콘을 노출된 실리콘 기판과 제2질화막 상부에 형성하는 단계와, 상기 에피텍셜 단결정 실리콘의 일정부분을 식각하여 에피택셜 단결정 실리콘 패턴을 형성하고 전체 구조의 상부에 게이트 산화막 및 폴리 실리콘막을형성하는 단계와, 상기 게이트 산화막과 폴리 실리콘막을 식각하여 게이트 전극을 형성한 후 N+이온 주입을 실시하는 단계와, 전체 구조에 산화막을 증착한 후 이방성 불랭키트 식각으로 식각하여 에피택셜 단결정 실리콘 패턴과 게이트 전극 측벽에 측면 산화막을 형성한 후 N+이온을 주입하여 소오스/드레인을 형성하는 단계와, 상기소오스/드레인과 게이트 전극 상부에 전이 금속막을 선택 증착 하는 단계와, 상기 전이 금속막 상부에 열 산화막을 증착하여 고온의 열처리를 하는 단계와, 고온의 열처리 후 미반응 전이 금속막의 일부를 전이금속 산화막으로변환시키는 단계와, 절연 산화막을 전체구조의 상부에 형성한 후, 상기 소오스/드레인 상부의 절연 산화막을 식각하여 전이 금속막이 노출된 콘택홀을 형성하고, 상기 콘택홀을 통하여 상기 전이금속막에 콘택되는 금속배선을형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과형 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2질화막의 증착 두께는 500용그스트롱(Å)인 것을 특징으로 하는 전계 효과형 반도체 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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