KR950008758B1 - 실리콘 전계방출 소자 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 실리콘 전계방출소자의 단면도,
제2도는 제1도의 실리콘 전계방출소자를 사용한 표시장치의 구조 설명도,
제3a∼3e도는 본 발명에 의한 실리콘 전계방출소자를 제조하기 위한 공정단면도이다.
본 발명은 전계방출형의 실리콘 전자방출소자와 그 제조방법에 관한 것이다. 본 발명의 전자방출소자는 각종 표시소자, 광원, 증폭소자, 고속 스위칭 소자, 센서 등에 있어서 전자원으로서 유용하다.
이러한 특허출원은 본원에 참조로 인용되며 1992년 4읠 29일 동시 출원된 대한민국 특허출원 제92-7271,92-7272호와 관련이 있다.
최근 비효율적인 열이온 에미터를 높은 전계방출 에미터로 대체시키는데 관심이 집중되어 있다. 이러한 에미터는 에미터 물질을 가열시킬 필요가 없기 때문에 매우 효과적이다. 이들은 수년동안 전자 마이크로스코프의 주사원으로 사용되어 왔으며, 현재는 진공식 미소전자장치, 플랫 패널 디스플레이, 및 고효율 고주파수 진공관을 위한 소스로 연구되고 있다.
전계방출 에미터는 전계방출 물질의 매우 날카로운 포인트(전형적인 반경이 약 100nm 이하인)를 약 104∼105Tips/mm2정도로 고집적화 시킴에 의해서 매우 높은 발광효율 및 휘도를 얻을 수 있으며, 소비전력이 낮기 때문에 향후 벽걸이 텔레비젼의 실현에 매우 적합한 표시소자로서 기대를 받고 있다.
더욱이, 실리콘 전자방출 에미터는 낮은 융점과 낮은 전기전도도를 갖고 있음에도 불구하고, 실리콘을 이용하여 날카로운 에미터 팁(tip)을 손쉽게 제조할 수 있다는 마이크로 제조기술의 다양성으로 인하여 그 응용이 점차 확대되고 있다.
실리콘 전계방출 에미터의 대표적인 구조에는 제1도에 도시되어 있다. 참조부호 11은 불순물이 고농도에 도우프되어서 고전도율을 갖는 실리콘 기판이고, 이 기판(11) 상에 형성된 절연층(13)중에 헝성된 캐비티(15)내에는 전자 방출부로서 원추형상의 에미터(17)가 형성이 되어 있다. 그리고, 상기 절연층(13) 상부에는 게이트전극(19)으로 된 몰리브덴 박막이 피착되어 있다.
이러한 실리콘 전계방출 에미터에 의하면, 예컨데 기판(11)에 대하여 게이트전극(19)을 수 10V로부터 수100V의 범위에서 바이어스 함으로써, 초미세 선단경을 갖는 원추형의 에미터(17) 팁(tip)과 게이트전극(19) 사이에 106V/cm∼107V/cm 정도의 전계를 생기게 하고, 에미터(17)의 선단으로부터 총 수백 mA 정도의 전자방출을 얻을 수가 있다.
제2도에는 이와같은 전계방출소자를 전자원에 이용한 종래 표시장치의 개략적인 사시도를 도시하고 있다(일본국 특개소 61-221783호 참조).
제2도에 있어서. 실리콘 기판(20) 상에는, 열(22)의 방향에 따라서 불순물이 고농도로 도핑된 에미터 전극(21)이 설치되고, 이 에미터 전극(21) 상에는 원추형 전계방사 에미터(26) 및 절연층(23)이 설치되어 있다. 또한, 이 절연층(23) 상에는 행(24)의 방향에 따라서 복수의 게이트전극(25)이 설치되어 있다. 이 게이트전극(25)의 원추형 전계방사 에미터(26)에 대면하는 위치에는 캐비티 또는 구멍(15)이 형성되어 있다.
한편, 상부의 투명기판(27)에는, 상기 하부의 실리콘 기판(20)과 대향하는 면에 투명 도전막(29), 형광체층(28)이 각각 베타형상으로 적층 피착되어 있다. 그리고, 실리콘 기판(20) 및 상부의 투명기판(27)은 도시하지 않은 측면부재와 동시에 진공기의 외부를 구성하고 있다.
이상과 같이 구성이 된 표시장치의 동작은 다음과 같다.
상기 투명도전막(29)에는 포지티브 전위가 인가되어 있다. 표시신호에 응답하여, 열(22) 및 행(24)의 에미터전극(21)과 게이트전극(25) 사이에 소정의 전위차를 부여한다. 그 전위차가 부여된 게이트전극(25)과 상기 원추형 전계방사 에미터(26)의 사이에 적당한 전계가 형성이 되어 원추형상의 선단부로부터 전자가 방출이 된다. 그 전자는 게이트전극(25)의 구멍(15)으로부터 방출이 되어 대면하는 형광체층(28)에 발사하고, 이 형광체층(28)은 발광한다.
이상의 동작에 의하여 표시신호에 따른 화상이 표시된다.
상기한 바와같은 종래의 실리콘 전계방출소자에 의하면, 절연층(13) 및 게이트전극(19)을 형성함에 있어 다음과 같은 불편이 생긴다. 즉, 절연층(13)의 경우에는 그 상, 하 전극간의 고전계에 의해 안정된 파괴전장값을 유지시키기 위해 두께가 통상 1μm 이상으로 제한되고 통상 e-beam 증착법에 의해 형성되기 때문에 공정이 복잡하고 공정시간이 길어지는 문제점이 있다. 또한, e-beam을 이용한 경사증착에 의해 게이트전극(19)을 형성함에 있어서는, 공정시간이 길어짐은 물론 게이트 구멍(15)의 직경이 더 넓어짐으로써 인가전압이 커지는 문제가 있었다.
따라서, 본 발명은 상기 문제점들을 해소하기 위해 안출된 것으로서 제조공정이 보다 간단하면서도 전기적 특성이 우수한 실리콘 전계방출소자 및 이를 제조하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 구조는 불순물이 고농도로 도핑된 도전성 기판, 상기 기판과 일체로 원추형 구조로 헝성된 에미터, 상기 기판위에 상기 원추형 에미터를 둘러싸도록 형성되나 에미터 선단이 노출되도록 형성된 SiO2열산화막, 및 상기 열산화막 위에 형성되며 상기 노출된 에미터와 대략 동등한 높이로 상기 노출된 에미터와의 사이에 공동이 형성되도록 노출된 에미터를 둘러싸는 게이트전극으로 구성됨을 특징으로 한다.
본 발명의 다른 특징은 하기 단계를 포함하는 적어도 하나의 실리콘 전자방출소자를 제조하는 방법을 기술하고 있다.
a) 불순물이 고농도로 도포된 실리콘 기판표면을 산화시킨 후, 사진식각하여 열산화 마스크를 형성하는 마스크 형성 공정,
b) 상기 산화막을 마스크로 이용하여 원추형상의 에미터를 형성하기 위한 실리콘 기판의 배향의존에칭공정,
c) 평면선단을 갖는 상기 에미터를 날카로운 팁으로 형성함과 동시에 절연층 역활을 하는 박형의 열산화막을 형성하기 위한 열산화 공정,
d) 상기 열산화막 위에 게이트 금속을 스퍼터링 층착하여 상기 에미터 선단을 둘러싸는 구조가 되도록 게이트전극을 형성하는 게이트 증착 공정,
e) 상기 열산화 마스크를 식각하여 원뿔형 에미터 선단을 노출시키기 위한 리프트-오프(lift-off) 공정과, 그러므로써 적어도 하나의 전자방출 에미터를 형성하는 공정.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세히 설명한다.
본 발명에 따른 실리콘 전계방출 에미터는 제3e도에 도시한 바와같이, 불순물이 도핑된 고농도 실리콘 기판(31)과, 상기 고농도 실리콘 기판(31)상에 형성된 절연막(33)과, 상기 절연막(33) 내에 형성된 공동부(35)와, 상기 공동부(35)내의 상기 기판상에 고농도 실리콘 기판(31)과 일체로 형성된 에미터(37)와, 상기절연막(33) 상에 형성된 게이트전극(39)으로 구성되고, 상기 절연막(33)이 약 4000Å 두께의 열산화막으로 이루어지고, 상기 게이트전극(39)이 상기 에미터(37) 선단 주위를 둘러싸는 구조로 이루어진다.
제3a도 내지 3e도는 상술한 실리콘 전계방출 에미터를 효율적으로 제조할 수 있는 공정 단면도를 나타낸 것이다. 본원에 참조로 인용된 이러한 기술은 Nicol E. McGruer 등이 발표한 "Oxidatiom-Sharpened Gated Field Emitter Array Process'', IEEE Trans. Electron Device, vo1. 38, p.2389, 1991에 기재되어 있다.
제1공정은 산화마스크(32) 형성 공정이다(제3a도). 기판 공정에 적합한 단결정 기판(31), 예를들어 수Ω-cm의 비저항을 갖는 N-형 실리콘 기판을 고온 산화하여 약 1200Å 두께의 산화막을 형성한 후, 사진식각 공정을 이용하여 후속의 에칭 및 증착 공정시에 자동 정렬을 위한 산화 마스크(32) 를 형성시킨다.
제2공정은 상기 산화 마스크(32)를 이용하여 원추형상의 에미터를 형성하기 위한 실리콘 기판의 배향의존에칭 공정이다(제3b도). 실리콘과 같은 단결정기판(31)의 배향의존에칭을 이용하여 제3b도에 도시된 것처럼 마스크(32) 아래의 수평방향과 수직방향을 소정 비율로 선택 에칭시킨 것이다. 원추형상의 날카로운 엣지 또는 팁을 갖는 실리콘 에미터의 기하학적 형태는 선택 에칭 비율 및 마스크의 형태에 의해 결정된다.
제3공정은 Si 기판의 열산화를 이용한 SiO2산화막(33)형성공정으로서, 상기 공정을 통하여 평면선단을 갖는 실리콘 에미터를 날카로운 팁으로 형성시킴과 동시에 기판(31)을 산화 처리하여 절연층 역활을 하는 박형의 산화막을 형성시킨다. 이때, Si 열산화를 이용한 상기 산화막(33)은 그 파괴전장값이 6.8∼9MV/cm로서 종래 전자 빔증착에 의한 절연막에 비해 약 2배 이상 높으며, 또한 누설전류도 증착법에 의한 것보다 작다. 따라서, 증착에 의한 절연막에 비해 두께를 반으로 줄일 수 있을 뿐만아니라 공정시간을 줄일수 있다. 열산화막(33)의 두께는 4000Å 정도로 감소시킬 수 있다. 상기 Si 열산화막(33) 프로필은 제3c도에 도시된 것처럼 상술한 선택적 에칭 프로필과 동일하며, 최종 공정에서 산화물을 제거시겨 노출될 수 있는 실리콘 에미터에 날카로운 팁 프로필을 남기면서 거의 아래로 집중된다.
제4공정은 상기 SiO2열산화막(33) 위에 게이트 금속으로서 Mo, Cr 등을 스퍼터링 증착하여 에미터 선단을 둘러싸는 구조가 되도록 게이트전극(39)을 형성하는 공정이다(제3d도). 상기 스퍼터 증착방법을 통하여 형성된 게이트전극(39)은 종래 e-beam을 이용한 경사증착에 비해 게이트 구멍의 직경이 넓어지는 단점이 보완되며, 차기 공정을 통해 형성될 에미터(37) 선단 주위를 둘러싸는 형태로 형성되기 때문에 게이트 전극(39)에의 인가전압을 낮출 수가 있다. 또한, e-beam 증착시 요구되는 진공도(약 106Torr)에 비해 본 발명의 게이트 전극(39)은 보다 낮은 저진공(103)에서 증착이 가능하기 때문에 제조공정 시간을 절약할 수 있다.
최종 공정으로 상기 산화마스크(32)와 그 하부의 산화막(33)을 리프트 오프(lift-off) 공정을 이용하여 제거하면, 제3f도에 도시한 바와같이 본 발명의 실리콘 전자방출 에미터가 제작된다.
한편, 상부 기판의 제조공정을 가만히 살펴보면, 먼저 상부 기판 위에 포지티브 전위가 인가되는 투명도 전막이 2000∼3000Å 정도의 두께로 스퍼터링 증착된다. 그 다음, 후막 형성용 스크린 인쇄법이나 슬러리방식으로 형광체(ZnO : Zn)를 도포하여 형광체층을 형성한다. 이때, 그 응용분야가 칼라 표시인 경우는 녹색형광체(Zn0.65Cd0.35S : Ag,Cl), 황색형광체(Zn0.2Cd0.8S : Ag,Cl), 청색형광체(ZnS : Ag,Cl)를 각각 사용한다. 측면부재는 형광체층 표면과 게이트전극(19) 표면과의 간격이 200μm 정도로 유지될 수 있도록 후막 스크린인쇄 방법으로 형성시킨다.
그후, 플릿 페이스트를 사용하여 상,하판 및 측면부재를 기밀 봉착시킨 다음, 열소성하여 플릿을 용융 봉착시킨다. 상기 공정을 통하여 기밀 봉착된 패널내부는 배기관을 통하여 1.0×106Torr 정도로 고진공화 된 다음, 패널 외부의 구동회로부와 전기적으로 연결시키면 본 발명의 전자방출 표시소자의 제작이 완료된다.
이상의 공정을 통하여 제작된 표시장치의 동작은 다음과 같다.
표시신호에 응답하여, 열의 방향으로 배치된 복수의 에미터와 행의 방향에 따라 배치된 게이트에 소정의 전위차를 부여하여 화소 또는 원추형 전계방사 에미터를 매트릭스 구동시킴으로써, 원하는 화소로부터 방출된 전자가 대면하는 형광체층에 충돌 발광하여 표시신호에 따른 화상이 표시된다. 여기서, 상기 게이트와 에미터와의 전위차는 통상 80V 전, 후로 유지되며, 투명도전막에는 약 200V 정도의 전압이 인가될 수 있다.
이상 설명한 바와같이, 본 발명은 에미터 전극과 게이트전극을 일정간격 유지시켜 주는 절연막을 부가적인 증착법을 사용하지 않고 실리콘 기판을 고온 산화시켜 열산화막으로 형성함으로써, 제조공정을 단순화시켜 생산성을 향상시킬 수가 있으며, 과괴전장(breakdown voltage)을 약 100% 향상시킴으로써 절연막 두께를 1μm에서 0.4μm 정도로 낮출 수 있다. 또한, 게이트전극을 스퍼터링 방법으로 에미터 선단 주위를 둘러싸는 구조로 형성함으로써 공정 단순화 및 게이트 구멍이 넓어지는 부효과를 제거할 수 있다.
Claims (4)
- 불순물이 고농도로 도핑된 도전성 기판, 상기 기판과 일체로 원추형 구조로 헝성된 에미터, 상기 기판위에 상기 원추형 에미터를 둘러싸도록 형성되나 에미터 선단이 노출되도록 형성된 SiO2열산화막, 및 상기 열산화막 위에 형성되며 상기 노출된 에미터와 대략 동등한 높이로 상기 노출된 에미터와의 사이에 공동이 형성되도록 노출된 에미터를 둘러싸는 게이트전극으로 구성됨을 특징으로 하는 실리콘 전계방출소자.
- 제1항에 있어서, 상기 SiO2열산화막의 두께가 4000Å인 것을 특징으로 하는 실리콘 전계방출소자.
- 불순물이 고농도로 도포된 실리콘 기판표면을 산화시킨 후, 사진식각하여 열산화 마스크를 형성하는 마스크 형성 공정, 상기 산화막을 마스크로 이용하여 원추형상의 에미터를 형성하기 위한 실리콘 기판의 배향의존에칭 공정, 평면선단을 갖는 상기 에미터를 날카로운 팁으로 형성항과 동시에 절연층 역활을 하는 박형성의 열산화막을 형성하기 위한 열산화 공정, 상기 열산화막 위에 게이트 금속을 스퍼터링 증착하여 상기 에미터 선단을 둘러싸는 구조가 되도록 게이트전극을 형성하는 게이트 증착 공정, 상기 열산화 마스크를 식각하여 원뿔형 에미터 선단을 노출시키기 위한 리프트-오프(lift-off) 공정으로 이루어지는 실리콘 전계방출소자의 제조방법.
- 제3항에 있어서, 상기 열산화 공정을 통하여 형성된 박형의 열산화막 두께가 4000Å인 것을 특징으로 하는 실리콘 전계방출소자의 제조방법.
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