KR950006768B1 - 라스터 포멧 콘버터 회로 - Google Patents

라스터 포멧 콘버터 회로 Download PDF

Info

Publication number
KR950006768B1
KR950006768B1 KR1019920027241A KR920027241A KR950006768B1 KR 950006768 B1 KR950006768 B1 KR 950006768B1 KR 1019920027241 A KR1019920027241 A KR 1019920027241A KR 920027241 A KR920027241 A KR 920027241A KR 950006768 B1 KR950006768 B1 KR 950006768B1
Authority
KR
South Korea
Prior art keywords
address
data
counter
bits
block
Prior art date
Application number
KR1019920027241A
Other languages
English (en)
Other versions
KR940017865A (ko
Inventor
김범수
이진학
구경봉
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920027241A priority Critical patent/KR950006768B1/ko
Priority to US08/171,613 priority patent/US5500577A/en
Priority to JP33526393A priority patent/JP2846809B2/ja
Publication of KR940017865A publication Critical patent/KR940017865A/ko
Application granted granted Critical
Publication of KR950006768B1 publication Critical patent/KR950006768B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0125—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level one of the standards being a high definition standard
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Color Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Television Systems (AREA)

Abstract

내용 없음.

Description

라스터 포멧 콘버터 회로
제1도는 매크로블럭의 구성도.
제2도는 프레임의 구성도.
제3도는 프레임 메모리의 구성도.
제4도는 프레임에서 슬라이스 1부터 슬라이스 4까지의 첫번째 블럭도.
제5도는 본 발명의 라스터 포멧 콘버터 회로도.
제6도는 본 발명의 라스터 포멧 콘버터에서 Y어드레스를 발생시키는 Y프로세서 구성도.
제7도는 본 발명의 라스터 포멧 콘버터에서 C어드레스를 발생시키는 C프로세서 구성도.
제8도는 Y프로세서의 동작순서를 설명하기 위한 플로우챠트.
제9도는 C프로세서의 동작순서를 설명하기 위한 플로우챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 10비트 카운터 2 : Y프로세서
3 : C프로세서 4,5 : 다중화기
본 발명은 디지탈 HDTV(ATV)에서 블럭단위로 변환된 데이타를 디스플레이 하고자 할때 데이타를 프레임 메모리에 저장하기 위해 사용되며, DCT(DISCRETE COSINE TRANSFORM), VQ(VECTOR QUANTIZATION)등을 포함한 블럭트랜스폼을 사용하여 영상데이타를 압축하는 시스템에서 카메라에서부터 오는 라스터 스캔방식의 데이타 포멧을 프레임 메모리를 통해 데이타를 압축하기 편리한 블럭단위의 데이타 포멧으로 바꾸거나 또는 압축된 데이타를 복원하여 블럭단위로 구성된 데이타를 화면에 디스플레이하고자 할때 프레임 메모리를 통해 라스터 스캔방식으로 데이타 포멧을 바꾸기 위한 어드레스 제네레이터로 사용되는 것으로 DC', VQ등 블럭트랜스폼을 사용하는 모든 시스템 즉, HDTV, MPEG, JPEG, 비디오폰 등에 적용시킬 수 있는 고선명 텔레비젼의 라스터 포멧 콘버터 회로에 관한 것이다.
본 발명 라스터 포멧 콘버터(Raster Format Converter) 회로의 구성은 제5도 내지 제7도에 나타낸 바와 같이, DCT(DISCRETE COSINE TRANSFORM), VQ(VECTOR QUANTIZATION)등을 포함한 블럭트랜스폼을 사용하여 영상데이타를 압축하는 시스템에서 프레임 메모리의 어드레스 제네레이터로 사용되는 제5도의 회로에서 데이타가 존재하는 기간에만 카운트되도록 데이타가 존재하는 기간에는 '하이'가 되고, 데이타가 존재하지 않는 기간에는 '로우'가 되도록 하는 '온'신호를 사용하고 거대블럭의 시작점에서 카운터(1)를 리세트시켜 주는 매그로블럭 스타트 신호(MSC)를 사용하며 하나의 거대블럭을 카운트하는데 사용되는 10비트 카운터(1)와 ; 10비트 카운터와 슬라이스 넘버(SVP), 거대블럭 넘버(MACRO#)를 이용해서 Y의 수평, 수직 어드레스를 만들어주는 Y프로세서(2)와 ; 10비트 카운터와 슬라이스 넘버(SVP), 거대블럭 넘버(MACRO#)를 이용해서 C의 수평, 수직 어드레스를 만들어주는 C프로세서(3)와 ; Y기간에는 Y어드레스를 C기간에는 C어드레스를 선택하기 위해 사용되는 다중화기(4)와 ; Y기간에는 Y어드레스를 C기간에는 C어드레스를 선택하기 위해 사용되는 다중화기(5)로 구성된다.
또한 DCT, VQ등을 포함한 블럭트랜스폼을 사용하여 영상데이타를 압축하는 시스템에서 프레임 메모리의 Y어드레스 제네레이터로 사용되는 제6도의 회로에서 슬라이스 넘버(SVP)를 Y수직 어드레스의 최상위 4비트 VY(9)∼VY(6)로 사용하고, 프레임 메모리의 C어드레스 제네레이터로 사용되는데 제7도의 회로에서 슬라이스 넘버(SVP)를 C수직 어드레스의 VC(8)∼VC(5)로 사용하는 신호와 ; 제7도의 회로에서 10비트 카운터(1)의 최상위비트(MSB)를 Y와 C기간을 구별하기 위한 신호(YC)를 사용하며, 제6도의 회로에서 거대블럭 넘버(MACRO#)를 Y수평 어드레스의 최상위 6비트 HY(7)∼HY(2)로 사용하고, 제7도의 회로에서 거대블럭 넘버(MACRO#)를 C수평 어드레스의 최하위 6비트 HC(5)∼HC(0)로 사용한다. 그리고, 제6도의 회로에서 4슬라이스를 차례로 증가시키기위해 10카운터의 최하위 2비트 K, L을 Y수직 어드레스의 VY(5), VY(4)로 사용하고, 제7도의 회로에서 4슬라이스를 차례로 증가시키기 위해 10카운터의 최하위 2비트 K, L을 C수직 어드레스의 VC(4), VC(3)로 사용하며, 제6도의 회로에서 블럭내 8개의 라인을 카운트하기 위해서 10비트 카운터의 G, H, I를 Y수직 어드레스의 최하위 3비트 VY(2), VY(1), VY(0)로 사용하고, 제7도의 회로에서 블럭내 8개의 라인을 카운터하기 위해서 10비트의 G, H, I를 C수직 어드레스의 최하위 3비트 VC(2), VC(1), VC(0)로 사용한다.
또한, 제6도의 회로에서 수평 4개의 블럭을 카운트 하기위해서 10비트 카운터의 E, F를 Y수평 어드레스의 최하위 2비트 HY(1), HY(0)로 사용하고, 제6도의 회로에서 Y의 상단 4개의 블럭과 하단 4개의 블럭을 구별하기 위해서 10비트 카운터(1)의 D를 Y수직 어드레스의 VY(3)을 사용하며, 제7도와 회로에서 프레임 메모리에서 착색신호(U,V) 데이타를 휘도신호(Y)와 다른 영역에 저장하기 위해 C수평 어드레스의 최상위 2비트 HC(7), HC(6)를 '하이'로 고정하고, 제7도의 회로에서 프레임 메모리에 U와 V의 데이타를 서로 다른 영역에 저장하기 위해 10비트 카운터(1)의 D를 C수직 어드레스의 최상위 비트 VC(9)로 사용한다.
이와 같이 구성된 본 발명을 설명하면 다음과 같다.
본 발명은 디지탈 방식의 HDTV에서 프레임 메모리의 라이트 어드레스 제네레이터(WRITE ADDRESS GENERATOR)에 관한 것이다.
HDTV의 비디오 데이타는 DCT(DISCRETE COSINE TRANSFORM)와 모션 보상(Motion Compensation)에 유리하도록 계층적 구조를 갖게되는 데 작은 단위부터 블럭, 거대블럭, 슬라이스 프레임의 구조를 갖는다. 1블럭은 수평 8픽셀, 수직 8라인의 8×8이며, 1거대블럭은 휘도신호 8블럭 색차신호 2블럭(U, V 각 1 BLOCK)으로 구성된다. 제1도는 거대블럭을 나타낸다. 1슬라이스는 44개의 거대블럭으로 구성되며 제2도는 프레임내에 슬라이스와 거대블럭의 구성을 나타낸다. Y(휘도신호), U(색차신호), V(색차신호)는 각각 60슬라이스를 갖게되며 각 슬라이스는 44개의 거대블럭을 갖는다. 제3도는 메모리에서 Y, U, V의 위치를 나타낸다. 메모리에서 Y, U, V의 위치를 제3도와 같이 정하기 위해서 수평 및 수직 어드레스의 최상위 비트를 사용하여 다음과 같이 Y, U, V의 어드레스를 구별한다.
수평 어드레스 수직 어드레스
Y 0 0 ×××××××× ××××××××××
Y 0 1 ×××××××× ××××××××××
Y 1 0 ×××××××× 0 ×××××××××
U 1 1 ×××××××× ××××××××××
V 1 1 ×××××××× 1 ×××××××××
HDTV는 처리속도가 빠르기 때문에 병렬처리를 하게되는 데 여기서는 4단 병렬처리 방식으로 회로를 구성하고 메모리는 움직임 보상을 고려하여 짝수 메모리와 홀수 메모리로 나눈다. 제4도는 슬라이스 1부터 슬라이스 4까지의 첫번째 블럭을 나타낸다. 슬라이스의 첫번째 4픽셀 즉, 슬라이스 1의 a, 슬라이스 2의 b, 슬라이스 3의 c, 슬라이스 4의 d는 짝수 메모리에 저장되며, 슬라이스의 두번째 4필셀 즉, 슬라이스 1의 A, 슬라이스 2의 B, 슬라이스 3의 C, 슬라이스 4의 D는 홀수 메모리에 저장된다. 메모리에 저장되는 순서는 a, b, c, d, A, B, C, D, e, f, g, h, E, F, G, H순이며, a, b, c, d, e, f, g, h는 짝수 메모리에 A, B, C, D, E, F, G, H는 홀수 메모리에 각각 저장된다.
이와 같은 방법으로 제1도의 1∼8블럭을 저장하며, 블럭 9는 U(색차신호)이므로 수평 어드레스의 최상위 2비트를 '11'로 고정하고, 수직 어드레스의 최상위 1비트는 '0'으로 고정하며, 제4도와 같은 방법으로 저장한다. 또한 블럭 10은 V(색차신호)이므로 수평 어드레스의 최상위 2비트를 '11'로 고정하고, 수직 어드레스의 최상위 1비트는 '1'로 고정하며, 제4도와 같은 방법으로 저장된다.
제2도의 44 거대블럭은 이와 같은 방법으로 1거대블럭씩 차례로 저장된다. 4단 병렬처리되었으므로 44거대블럭이 저장되면 4슬라이스가 저장되는 것이므로 다음에는 슬라이스 5∼슬라이스 10을 이와 같은 방법으로 저장한다.
제5도의 지금까지 설명한 어드레스 제네레이션 방법을 구현한 회로이다. 제5도에서 ON신호는 데이타가 존재하는 기간을 나타내며, 데이타가 존재하지 않는 기간에는 카운터가 증가하지 않음으로서 필요한 데이타만 메모리에 저장되도록 한다.
제5도의 10비트 카운터(1)는 1거대블럭을 카운트하는 카운터로서 거대블럭 스타트(MSC) 신호에 의해 리세트 된다. 그리고, 슬라이스 넘버(SVP)와 거대블럭 넘버(MACRO#)는 미리 만들어지는 것으로 가정하며, 카운터로 만드는 것도 가능하다.
제6도는 Y어드레스를 발생시키는 Y프로세서로서 10비트 카운터의 출력과 슬라이스 넘버(SVP), 매크로 블럭넘버(MACRO#)를 이용해서 Y수평 어드레스 HY(7)∼HY(0)와 Y수직 어드레스 VY(9)∼VY(0)를 만든다.
제7도는 C어드레스를 발생시키는 C프로세서(2)로서 10비트 카운터의 출력과 슬라이스 넘버(SVP), 거대블럭 넘버(MACRO#)를 이용해서 C수평 어드레스 HC(7)∼HC(0)와 C수직 어드레스 VC(9)∼VC(0)를 만든다.
제5도의 Y프로세서(2)와 C프로세서(3)에 의해 만들어진 Y, C어드레스는 Y와 C를 구별해주는 10비트 카운터(1)의 MSB, C를 YC신호로 사용해 다중화기(4)와 다중화기(5)를 선택함으로서 Y기간에는 Y어드레스를 출력하고, C기간에는 C어드레스를 출력하도록 한다. 이렇게 하여 라스터 포멧 콘버터 회로만을 이용해서 블럭단위로 데이타를 저장하는 어드레스가 만들어진다.
제8도는 제5도 및 제6도에 보인 Y프로세서(2)의 동작순서를 나타낸 플로우챠트로써, 10비트 카운터(1)를 리세트 한다(A1). 이에 데이타 입력에 따라 Y프로세서(2)의 K, L카운터 비트가 증가되며 VY(4-5)도 증가되고(A2), 4개의 병렬데이타(4SLICE)가 입력되었나 확인하여 입력안되었으면 상기 단계(A2)를 다시 수행한다(A3). 반대로 입력되었으면 Y프로세서(2)의 G, H, I카운터 비트가 증가됨에 따라 VY(0-2)의 수직어드레스가 증가된다(A4). 이어 8라인의 데이타가 입력되었는지 카운트하여 입력안되었으면 상기 단계(A2)를 수행하고, 입력되었으면 다음 단계를 수행한다(A5). 8라인의 데이타가 입력되었으면 Y프로세서(2)의 EF카운터 비트가 증가됨에 따라 HY(0-1)의 수평어드레스가 증가된다(A6).
이렇게 증가하여 4개의 블럭데이타가 입력되었는지를 확인하여 입력안되었으면 입력될때까지 상기 단계(A2)부터 반복 수행하고 입력되었으면 다음 단계를 수행한다(A7). 4개의 블럭데이타가 입력되면 D카운터 비트가 증가되고, 이에따라 VY(3)의 수직 어드레스가 증가된다(A8). 이렇게 증가하여 8개의 블럭데이타가 모두 입력되었는지 확인하여 입력안되었으면 상기 단계(A2)부터 반복 수행케하고, 입력되었으면 다음 단계를 수행케한다(A9).
이때 8개의 블럭데이타가 모두 입력되었으면 제5도에 보인 거대블럭 넘버(MACRO#)를 이용하여 HY(2-7)의 수평 어드레스를 증가시킨다(A10). 이렇게하여 44개의 거대블럭이 모두 입력되지 않았으면 상기 단계(A1)부터 반복 수행하고, 모두 입력되었으면 다음 단계를 수행한다(A11). 이어, 제5도에 보인 슬라이스 넘버(SVP)를 이용하여 VY(6-9)의 수직 어드레스를 증가시킨다(A12).
제9도는 제5도 및 7도에 C프로세서(3)의 동작순서를 나타낸 플로우챠트로써, 10비트 카운터(1)를 리세트하면(B1), 데이타가 입력됨에 따라 C프로세서(3)의 K, L카운터 비트가 증가되며 VC(4-5)도 증가된다(B2). 이렇게하여 4개의 병렬데이타가 입력되었는지를 확인하여 입력이 안되었으면 상기 단계(B2)를 다시 수행하고, 입력이 되었으면 다음 단계를 수행한다(B3). 4개의 병렬데이타가 입력되었으면 C프로세서(3)의 G, H, I카운터 비트가 증가됨에 따라 VC(0-2)의 수직 어드레스가 증가된다(B4). 이렇게하여 8라인의 데아타가 입력되었는지를 확인하여 입력안되었으면 상기 단계(B2)부터 반복수행하고, 입력되었으면 다음단계를 수행한다(B5). 8라인의 데이타가 입력되었으면 제5도에 보인 C프로세서(3)의 F카운터 비트가 증가됨에 따라 VC(9)의 수직 어드레스가 증가된다(B6).
이렇게 수직 어드레스가 증가되어 4개의 블럭데이타가 입력되었는지를 판단하여 입력안되었으면 상기 단계(B2)부터 반복수행하고, 입력되었으면 다음단계를 수행한다(B7).
상기에서 4개의 블럭데이타가 입력되었으면 제5도의 C프로세서(3)는 거대블럭 넘버(MACRO#)를 이용하여 HC(0-5) 수평 어드레스를 증가시킨다(B8). 수평 어드레스를 증가시켜 44개의 거대블럭 데이타가 모두 입력되었는지 판단하여 모두 입력되지 않았으면 상기 단계(B1)부터 다시 수행을 반복하고, 모두 입력되었으면 다음 단계를 수행한다(B9). 44개의 거대블럭 데이타가 모두 입력되었으면 제5도에 보인 SVP 신호를 이용하여 VC(5-8) 수직 어드레스를 증가시키고 이를 상기 초기단계(B1)부터 반복수행하도록 프로세싱한다.
이상과 같이, 본 발명은 디지탈방식의 HDTV에서 블럭단위로 구성된 데이타를 프레임 메모리에 리드 또는 라이트하는 어드레스 제네레이션 회로를 10비트 카운터 1개만을 이용해 구성함으로서 회로 구현을 위한 비용이 절감되는 효과를 얻을 수 있다.

Claims (12)

  1. 이산코사인 변환(DCT), 벡터양자화(VQ)등을 포함한 블럭트랜스폼을 사용하여 영상데이타를 압축하는 시스템에서 프레임 메모리의 어드레스 제네레이터로 사용되는 라스터 포멧 콘버터를 구성함에 있어서, 데이타가 존재하는 기간에만 카운트되도록 데이타가 존재하는 기간에는 '하이'가 되고 데이타가 존재하지 않는 기간에는 '로우'가 되도록 하는 ON신호를 사용하고 거대블럭의 시작점에서 카운터(1)를 리세트하기 위해 사용되는 거대블럭 스타트신호(MSC)를 사용하여 하나의 거대블럭을 카운트하는 10비트 카운터(1)와 ; 10비트 카운터(1)와 슬라이스 넘버(SVP), 거대블럭 넘버(MACRO#)를 이용해서 C의 수평, 수직 어드레스를 만드는데 사용되는 C프로세서(2)와 ; 10비트 카운터(1)와 슬라이스 넘버(SVP), 거대블럭 넘버(MACRO#)를 이용해서 C의 수평, 수직 어드레스를 만드는데 사용되는 C프로세서(3)와 ; Y기간에는 Y어드레스를, C기간에는 C어드레스를 선택하기 위해 사용되는 다중화기(4)와 ; Y기간에는 Y어드레스를, C기간에는 C어드레스를 선택하기 위해 사용되는 다중화기(5)를 포함하여 구성됨을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  2. 제1항에 있어서, 슬라이스 넘버(SVP)를 Y수직 어드레스의 최상위 4비트 VY(9)∼VY(6)로 사용하고, 슬라이스 넘버(SVP)를 C수직 어드레스의 VC(8)∼VC(5)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  3. 제1항에 있어서, 10비트 카운터(1)의 최상위 비트를 Y와 C기간을 구별하기 위한 신호(YC)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  4. 제1항에 있어서, 거대블럭 넘버(MACRO#)를 Y수평 어드레스의 최상위 6비트 HY(7)∼HY(2)로 사용하며, 거대블럭 넘버(MACRO#)를 C수평 어드레스의 최하위 6비트 HC(5)∼HC(0)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  5. 제1항에 있어서, 4슬라이스를 차례로 증가시키기 위해 10비트 카운터(1)의 최하위 2비트 K, L을 Y수직 어드레스의 VY(5), VY(4)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  6. 제1항에 있어서, 4슬라이스를 차례로 증가시키기 위해 10비트 카운터(1)의 최하위 2비트 K, L을 C수직 어드레스의 VC(4), VC(3)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  7. 제1항에 있어서, 블럭내 8개의 라인을 카운트하기 위해서 10비트 카운터(1)의 G, H, I를 Y수직 어드레스의 최하위 3비트 VY(2), VY(1), VY(0)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  8. 제1항에 있어서, 블럭내 8개의 라인을 카운트하기 위해서 10비트 카운터(1)의 G, H, I를 C수직 어드레스의 최하위 3비트 VC(2), VC(1), VC(0)로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  9. 제1항에 있어서, 수평 4개의 블럭을 카운트하기 위해서 10비트 카운터(1)의 E, F를 Y수평 어드레스의 최하위 2비트 HY(1), HY(0)로 사용하여, Y의 상단 4개의 블럭과 하단 4개의 블럭을 구별하기 위해서 10비트 카운터(1)의 D를 Y수직 어드레스의 VY(3)으로 사용함을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  10. 제1항에 있어서, 프레임 메모리에 색차신호(U,V) 데이타를 휘도신호(Y)와 다른 영역에 저장하기 위해 C수평 어드레스의 최상위 2비트 HC(7), HC(6)를 '하이'로 고정하며, 프레임 메모리에 U와 V의 데이타를 다른 영역에 저장하기 위해 10비트 카운터(1)의 D를 C수직 어드레스의 최상위 비트 VC(9)로 사용하는 것을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터 회로.
  11. 10비트 카운터를 리세트하여 데이타 입력시 K, L카운터 비트 및 VY(4-5)가 증가하고(A1, A2), 4개의 병렬데이타 입력시부터 G, H, I카운터 비트가 증가되어 VY(0-2)의 수직 어드레스가 증가되며(A3, A4), 8라인의 데이타가 입력될때까지 E, F카운터 비트 및 HY(0-1)의 수평 어드레스가 증가되고(A5, A6), 4개의 블럭데이타가 입력시 D카운터 비트 및 VY(3)의 수직 어드레스가 증가되어 8개의 블럭데이타가 모두 입력될때까지 증가시키고(A7∼A9), 8개의 블럭데이타가 모두 입력되면 거대블럭 넘버를 이용하여 HY(2-7)의 수평 어드레스를 증가시켜 44개의 거대블럭이 모두 입력될때까지 증가시키고, 이어 슬라이스 넘버에 따라 VY(6-9)의 수직 어드레스를 증가시키도록 하는(A10, A11) 단계로 이루어짐을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터용 Y프로세싱 방법.
  12. 10비트 카운터를 리세트하여 데이타 입력시 K, L카운터 비트 및 VC(4-5)가 증가되고(B1, B2), 4개의 병렬 데이타 입력시부터 G, H, I카운터 비트가 증가되어 VC(0-2)의 수직 어드레스가 증가되며(B3, B4), 8라인의 데이타가 입력된 다음부터 F카운터 비트 및 VC(9)의 수직 어드레스가 증가되고(B5, B6), 4개의 블럭데이타가 입력된 다음에 거대블럭 넘버에 따라 HC(0-5) 수평 어드레스가 증가되며(B7, B8), 수평 어드레스가 증가되어 44개의 거대블럭 데이타가 모두 입력되었으면 슬라이스 넘버(SVP)를 이용하여 VC(5-8) 수직 어드레스를 증가시키도록 하는(B9∼B11) 단계로 이루어짐을 특징으로 하는 고선명 텔레비젼의 라스터 포멧 콘버터용 C프로세싱 방법.
KR1019920027241A 1992-12-31 1992-12-31 라스터 포멧 콘버터 회로 KR950006768B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019920027241A KR950006768B1 (ko) 1992-12-31 1992-12-31 라스터 포멧 콘버터 회로
US08/171,613 US5500577A (en) 1992-12-31 1993-12-22 Raster format converter circuit
JP33526393A JP2846809B2 (ja) 1992-12-31 1993-12-28 高画質テレビのラスターフォーマット変換回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920027241A KR950006768B1 (ko) 1992-12-31 1992-12-31 라스터 포멧 콘버터 회로

Publications (2)

Publication Number Publication Date
KR940017865A KR940017865A (ko) 1994-07-27
KR950006768B1 true KR950006768B1 (ko) 1995-06-22

Family

ID=19348386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920027241A KR950006768B1 (ko) 1992-12-31 1992-12-31 라스터 포멧 콘버터 회로

Country Status (3)

Country Link
US (1) US5500577A (ko)
JP (1) JP2846809B2 (ko)
KR (1) KR950006768B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092382B2 (ja) * 1993-03-22 2000-09-25 松下電器産業株式会社 信号処理装置
US5790197A (en) * 1994-01-12 1998-08-04 Thomson Consumer Electronics,. Inc. Multimode interpolation filter as for a TV receiver
US6005546A (en) * 1996-03-21 1999-12-21 S3 Incorporated Hardware assist for YUV data format conversion to software MPEG decoder
JPH10262220A (ja) 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH10322692A (ja) * 1997-05-20 1998-12-04 Mitsubishi Electric Corp 画像処理装置、画像データ圧縮方法および画像データ伸長方法
JPH10336595A (ja) * 1997-06-05 1998-12-18 Mitsubishi Electric Corp デコーダ
US5963222A (en) * 1997-10-27 1999-10-05 International Business Machines Corporation Multi-format reduced memory MPEG decoder with hybrid memory address generation
US6501507B1 (en) 1998-05-13 2002-12-31 Barth Alan Canfield Multimode interpolation filter as for a TV receiver
US8615039B2 (en) * 2009-05-21 2013-12-24 Microsoft Corporation Optimized allocation of multi-core computation for video encoding
CN110536047B (zh) * 2018-05-25 2020-11-13 杭州海康威视数字技术股份有限公司 一种视频信号输出电路及摄像机

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654696A (en) * 1985-04-09 1987-03-31 Grass Valley Group, Inc. Video signal format
JP3381855B2 (ja) * 1992-12-28 2003-03-04 ソニー株式会社 画像信号符号化方法および画像信号符号化装置、並びに画像信号復号化方法および画像信号復号化装置
EP0624032B1 (en) * 1993-05-07 2000-07-26 Lg Electronics Inc. Video format conversion apparatus and method

Also Published As

Publication number Publication date
JPH077724A (ja) 1995-01-10
KR940017865A (ko) 1994-07-27
US5500577A (en) 1996-03-19
JP2846809B2 (ja) 1999-01-13

Similar Documents

Publication Publication Date Title
US5325126A (en) Method and apparatus for real time compression and decompression of a digital motion video signal
KR100261072B1 (ko) 디지털 신호처리시스템
US5228098A (en) Adaptive spatio-temporal compression/decompression of video image signals
US5982936A (en) Performance of video decompression by using block oriented data structures
KR950700668A (ko) 저해상도 고화질 tv 수상기(lower resolution hdtv receivers)
KR20000071244A (ko) 통합 비디오 디코딩 시스템
US5977947A (en) Method and apparatus for resizing block ordered video image frames with reduced on-chip cache
KR960010487B1 (ko) 움직임 벡터를 이용한 순차주사식 영상포맷변환장치
EP0733294B1 (en) Video processing method
KR950006768B1 (ko) 라스터 포멧 콘버터 회로
JPH11316708A (ja) データシーケンスの圧縮及び伸長におけるメモリ帯域幅を最小とさせるためのピクチャメモリマッピング
US5481307A (en) Method and apparatus for compressing and decompressing a sequence of digital video images using sync frames
JP3381077B2 (ja) 動画像復号装置
US6552749B1 (en) Method and apparatus for video motion compensation, reduction and color formatting
KR100207705B1 (ko) Dct 블럭과 래스터 스캔을 위한 메모리 주소지정장치 및 그 방법
EP0858206B1 (en) Method for memory requirement reduction in a video decoder
JPH0730903A (ja) 画像処理用メモリ集積回路
JPH09275563A (ja) Ｏｓｄ機能を有する圧縮画像データの復号装置、及びこれに用いるｏｓｄデータの圧縮方法
US20020176630A1 (en) Image data processing method
US5774590A (en) Image data reproducing apparatus
KR100242832B1 (ko) 양자화 스텝값 발생장치
JP3278880B2 (ja) 画像信号生成装置
KR0123090B1 (ko) 움직임 보상을 위한 어드레스 생성기
US6690834B1 (en) Compression of pixel data
KR0147273B1 (ko) 고화질 텔레비전의 움직임 보상을 위한 메모리 사용방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050523

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee