JP3092382B2 - 信号処理装置 - Google Patents

信号処理装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、映像信号の高能率符号
化手段として用いられているシャフリングを行なう信号
処理装置に関し、さらに詳しくは、規格の異なる複数種
類のテレビジョン信号間で共有したときのハード量を削
減する信号処理装置に関するものである。
【０００２】
【従来の技術】現行テレビジョン信号を記録するための
高能率符号化の手段の１つに、符号化処理単位内の映像
信号のデータ長を均一化するために行なう、いわゆるシ
ャフリングという手法がある。
【０００３】この手法の一例を図３に示す。画面の水平
方向を５等分して画面を５つの領域に分割し、この分割
された各々の領域に、領域ごとに定められた垂直方向に
オフセットされた場所から、同数のマクロブロックを取
り出して、１つの符号化単位を形成する手法である。こ
の手法により、符号化単位内のデータの相関性が弱ま
り、符号化処理単位のデータ長が、符号化単位ごとにば
らつくことを防ぐことができる。この手法は高品位テレ
ビジョン信号の高能率符号化を行なうにあたっても、き
わめて有効な手法である。
【０００４】
【発明が解決しようとする課題】現在、高品位テレビジ
ョン信号として、走査線数およびフィールド周波数がそ
れぞれ、１１２５本／６０Ｈｚ（以下、１１２５信
号），１０５０本／６０Ｈｚ（以下、１０５０信号），
１２５０本／５０Ｈｚ（以下、１２５０信号）の３種類
の規格がある。１０５０信号と１２５０信号の場合は、
水平方向の画素数が同じであるから、水平方向のマクロ
ブロック数も同じとなるので、シャフリングを行なうと
きには、分割された領域から取り出すマクロブロックの
メモリから、読み出す垂直方向の垂直シャフリング範囲
内のアドレス制御と垂直方向のアドレスのオフセット値
を変更するだけで対応できていた。
【０００５】しかしながら、１１２５信号の場合は、水
平方向のマクロブロック数および垂直方向のマクロブロ
ック数が、他の２つの規格との整合性がないため、前記
の２つの規格とメモリからの読み出しの制御を共用する
ことが出来ない。従って、図４に示すように、メモリ読
み出し制御回路１２，１３を２個設定しなければならな
かった。しかも、１１２５信号の場合は、シャフリング
が極めて複雑になるために、メモリ読み出し制御回路１
２，１３の回路規模が大きくなるという課題を有してい
た。
【０００６】本発明の信号処理装置は上記課題を解決す
るものであり、メモリ書き込み制御回路に小規模な回路
を加えることにより、メモリ読み出し制御回路を共有す
ることが可能となる信号処理装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の信号処理装置は、前記映像信号を入力する入
力手段と、前記映像信号の伝送方式を判定し判定情報と
して出力する判定手段と、前記判定情報に基づき水平及
び垂直方向のそれぞれの前記ブロック数を規定したシャ
フリング範囲を有するシャフリングメモリと、前記映像
信号中の前記画素データを前記シャフリングメモリ中の
前記シャフリング範囲へ書き込むメモリ書き込み制御手
段と、前記シャフリングメモリ中の前記シャフリング範
囲に格納されている前記画素データを読み出すメモリ読
み出し制御手段と、前記メモリ読み出し制御手段により
読み出された前記画素データを出力する出力手段とを備
え、前記メモリ書き込み制御手段は、前記シャフリング
範囲に対して、前記映像信号中の前記画素データの並び
のまま行われる当該画素データの書き込みと、前記映像
信号中の前記画素データの領域内に所定数の前記ブロッ
クを含むオフセット領域を設けて、前記映像信号中の前
記画素データの領域と前記シャフリングメモリ中の前記
シャフリング範囲とを対応させ、前記シャフリング範囲
における、前記映像信号中の前記画素データの領域と前
記シャフリングメモリ中の前記シャフリング範囲との重
なり領域に対して、前記映像信号中の前記重なり領域内
の前記画素データの並びのまま行われる当該画素データ
の書き込み及び、前記シャフリング範囲における、前記
映像信号中の前記画素データの領域と前記シャフリング
メモリ中の前記シャフリング範囲とが重ならない領域を
示す空き領域に対して、前記オフセット領域内の所定数
の前記ブロックを含む領域毎に行われる当該画素データ
の書き込みとを前記判定情報に基づきそれぞれ行い、前
記メモリ読み出し制御手段は、前記シャフリング範囲に
格納されている前記画素データを読み出す位置を前記判
定情報に基づき変更する構成を成す。
【０００８】
【作用】この構成によって、本発明の信号処理装置は、
伝送形式の異なる複数種類の映像信号のいずれかが入力
されても、少ない回路規模でシャフリングを行うことが
できる。
【０００９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
【００１０】図１は本発明の一実施例における信号処理
装置のブロック図であり、１は入力端子、２は入力判定
回路、３はメモリ書き込み制御回路、４はメモリ読み出
し制御回路、５はシャフリング用のメモリ、６は出力端
子である。
【００１１】以上のように構成された信号処理装置につ
いて、その動作を説明する。まず、入力端子１より映像
信号が入力される。本実施例においては、サンプリング
周波数５４ＭＨｚでもってサンプリングされてマクロブ
ロックにより構成されたフレームとする。
【００１２】そのときのそれぞれの信号の１フレームの
マクロブロック構成は、１１２５信号が水平方向８４マ
クロブロック，垂直方向６４マクロブロックであり、１
０５０信号が水平方向９０マクロブロック，垂直方向６
０マクロブロックであり、１２５０信号が水平方向９０
マクロブロック，垂直方向７２マクロブロックとなって
いる。
【００１３】入力された映像信号は、入力判定回路２に
よって１１２５信号，１０５０信号，１２５０信号のど
の信号であるかが判定され、この判定された情報は信号
７としてメモリ書き込み制御回路３に、信号８よりメモ
リ読み出し制御回路４へと出力される。
【００１４】次に、メモリの書き込み制御について説明
する。信号７として入力判定回路２の判定情報が入力さ
れた書き込み制御回路３では、判定情報が１２５０信号
もしくは１０５０信号を示す場合には、入力信号をメモ
リ５内のそれぞれの信号に対応して規定されたシャフリ
ング範囲に対して、入力信号の画面に対応した位置に書
き込む。前述した入力信号の画面に対応した位置への書
き込みは、入力信号の画素データの並びのまま行われて
いる。また、判定情報が１１２５信号を示す場合には、
シャフリング範囲として規定された１０５０信号のマク
ロブロック並びとなるように、以下に説明する所定の制
御を行なってメモリ５への書き込みを行なう。
【００１５】図２に、実際に書き込みが制御されて、入
力信号である１１２５信号が１０５０信号のマクロブロ
ック並びに変換される様子を示す。図２（ａ）は入力信
号のマクロブロック並び、図２（ｂ）は入力信号を制御
してメモリに書き込んだときのシャフリング範囲のマク
ロブロック並びである。図２（ｃ）は、図２（ａ）の入
力信号のマクロブロックの領域と、図２（ｂ）のシャフ
リング範囲のマクロブロックの領域との関係を示す図で
あり、垂直方向に２マクロブロック分だけオフセットさ
れて、図２（ａ）の入力信号のマクロブロックの領域
と、図２（ｂ）のシャフリング範囲のマクロブロックの
領域とが対応付けられている。また、図２（ｃ）におい
て、入力信号の上下２ブロック分の領域が入力信号のオ
フセット領域であり、入力信号のマクロブロックの領域
とシャフリング範囲のマクロブロックの領域とが重って
いる領域が両者それぞれが持つ重なり領域であり、両者
が重なっていない領域がシャフリング範囲内の空き領域
を示す。今、入力信号である図２（ａ）のＡ，Ｂ，Ｃ，
Ｄ，Ｅの領域（図２（ｃ）の入力信号の重なり領域に相
当）の画素データは、シャフリング範囲の図２（ｂ）の
Ａ，Ｂ，Ｃ，Ｄ，Ｅの領域（図２（ｃ）のシャフリング
範囲の重なり領域に相当）に対して、図２（ａ）のＡが
図２（ｂ）のＡへ、同様に図２（ａ）のＢ，Ｃ，Ｄ，Ｅ
も図２（ｂ）のＢ，Ｃ，Ｄ，Ｅへそれぞれそのまま書き
込まれる。また、図２（ａ）の残りの上下２マクロブロ
ックの領域（図２（ｃ）の入力信号のオフセット領域に
相当）の画素データは、図２（ａ）中の番号に示される
ように、それぞれ１２個のマクロブロックを含む２８個
の領域に分割されて、図中の番号順に順次、図２（ｂ）
に示されるように、前記書き込まれたＡ，Ｂ，Ｃ，Ｄ，
Ｅの領域の右側に番号に従った位置であるシャフリング
メモリ範囲内の図２（ａ）のＡ，Ｂ，Ｃ，Ｄ，Ｅが書き
込まれない領域（図２（ｃ）のシャフリング範囲の空き
領域に相当）に書き込まれ、これまでの書き込みでデー
タ入力されていない水平方向６マクロブロック、垂直方
向４マクロブロックの余り領域のＦには、ダミーデータ
として、例えばグレーレベルのデータを書き込む。
【００１６】次にメモリからの読み出し制御について説
明する。信号８として入力判定回路の判定情報が入力さ
れたメモリ読み出し制御回路４では、判定情報が１１２
５信号もしくは１０５０信号を示す場合と、１２５０信
号を示す場合とで、メモリ５内のシャフリングメモリ領
域の垂直方向のシャフリング範囲が異なるので、メモリ
５から読み出す際に垂直アドレスのオフセット値と読み
出しアドレスの制御を切り換えてメモリからの読み出し
を行なう。メモリ５から読み出された、シャフリングさ
れて符号化単位に変換された入力信号は、順次出力端子
６へと出力される。
【００１７】以上のように、本実施例によれば、入力さ
れた映像信号を入力判定回路２によって１１２５信号，
１０５０信号，１２５０信号のどの信号であるかを判定
し、この判定した情報をメモリ書き込み制御回路３とメ
モリ読み出し制御回路４に出力する手段と、メモリ書き
込み制御回路３で、判定情報が１２５０信号もしくは１
０５０信号の場合には、入力信号をメモリ５内のそれぞ
れの信号に対応したシャフリング範囲の決まったシャフ
リングメモリ領域の、画面に対応した位置に書き込み、
判定情報が１１２５信号の場合には、所定の制御を行な
いメモリ５への書き込みを行なう手段と、メモリ読み出
し制御回路４で、判定情報が１１２５信号もしくは１０
５０信号の場合と、１２５０信号の場合とで、メモリか
ら読み出す垂直アドレスのオフセット値と読み出しアド
レスの制御を切り換える手段とを設けたことにより、メ
モリ書き込み制御回路に小規模な回路を追加するだけ
で、回路規模の大きいシャフリングのメモリ読み出し制
御回路を共用することができる。
【００１８】なお、本実施例においては、入力映像信号
のサンプリング周波数を５４ＭＨｚとしたが、４０．５
ＭＨｚや４９．５ＭＨといった他のサンプリング周波数
であっても構わない。これは本願発明が、実施例で示し
たように、入力映像信号のマクロブロック並びのままで
は符号化単位を構成するマクロブロック数をそのまま取
り出せない場合に、符号化単位を構成するマクロブロッ
ク数をそのまま取り出せるように入力信号を並べ替えて
いるからである。また、メモリに書き込むときの変換す
るマクロブロックの選び方、および変換するマクロブロ
ックの書き込む位置の決定の仕方は任意である。
【００１９】また、入力信号はマクロブロックで構成さ
れたフレームとしたが、ＤＣＴブロックで構成されたフ
レームでもよい。さらに、空き領域にグレーレベルのデ
ータを入力するとしたが、圧縮効率を上げるための他の
データであってもかまわない。また本実施例の場合、空
き領域を回路構成の簡単化のために集中させたが、分散
させることにより、さらにシャフリング効率を上げるこ
とができる。
【００２０】
【発明の効果】以上のように本発明の信号処理装置は、
回路規模の少ないメモリ書き込み制御回路を追加するだ
けで、回路規模の大きいメモリ読み出し制御回路とメモ
リとを効果的に共有することができ、複数種類のテレビ
ジョン信号が入力されても、少ない回路規模でシャフリ
ングを行なうことができる。さらに、本発明によれば、
シャフリングを行なうときの空き領域が少ないため、空
き領域のデータが入力される符号化単位と他の符号化単
位との間での符号量のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における信号処理装置のブロ
ック図
【図２】（ａ）は本発明の一実施例における１１２５信
号のマクロブロック並びを示す図 （ｂ）は同図（ａ）に示すデータをメモリに書き込んだ
ときのマクロブロック並び
【図３】従来の信号処理装置によるシャフリングの説明
図
【図４】従来のシャフリングを行なう信号処理装置のブ
ロック図
【符号の説明】
１ 入力端子 ２ 入力判定回路 ３ メモリ書き込み制御回路 ４ メモリ読み出し制御回路 ５ メモリ ６ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 豊彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/907,5/92 H04N 7/24,9/80,11/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】有効画素データ数の異なる複数の伝送方式
    のいずれか１つに対応する映像信号を入力し、前記映像
    信号中の所定数の画素データを含むブロックに対して、
    前記ブロック単位で前記画素データの並び変えを行う事
    を示すシャフリングを行なう信号処理装置であって、 前記信号処理装置は、前記映像信号を入力する入力手段
    と、前記映像信号の伝送方式を判定し判定情報として出
    力する判定手段と、前記判定情報に基づき水平及び垂直
    方向のそれぞれの前記ブロック数を規定したシャフリン
    グ範囲を有するシャフリングメモリと、前記映像信号中
    の前記画素データを前記シャフリングメモリ中の前記シ
    ャフリング範囲へ書き込むメモリ書き込み制御手段と、
    前記シャフリングメモリ中の前記シャフリング範囲に格
    納されている前記画素データを読み出すメモリ読み出し
    制御手段と、前記メモリ読み出し制御手段により読み出
    された前記画素データを出力する出力手段とを備え、 前記メモリ書き込み制御手段は、前記シャフリング範囲
    に対して、前記映像信号中の前記画素データの並びのま
    ま行われる当該画素データの書き込みと、前記映像信号
    中の前記画素データの領域内に所定数の前記ブロックを
    含むオフセット領域を設けて、前記映像信号中の前記画
    素データの領域と前記シャフリングメモリ中の前記シャ
    フリング範囲とを対応させ、前記シャフリング範囲にお
    ける、前記映像信号中の前記画素データの領域と前記シ
    ャフリングメモリ中の前記シャフリング範囲との重なり
    領域に対して、前記映像信号中の前記重なり領域内の前
    記画素データの並びのまま行われる当該画素データの書
    き込み及び、前記シャフリング範囲における、前記映像
    信号中の前記画素データの領域と前記シャフリングメモ
    リ中の前記シャフリング範囲とが重ならない領域を示す
    空き領域に対して、前記オフセット領域内の所定数の前
    記ブロックを含む領域毎に行われる当該画素データの書
    き込みとを前記判定情報に基づきそれぞれ行い、 前記メモリ読み出し制御手段は、前記シャフリング範囲
    に格納されている前記画素データを読み出す位置を前記
    判定情報に基づき変更する ことを特徴とする信号処理装
    置。
  2. 【請求項２】前記映像信号はコンポーネント信号であ
    り、前記ブロックは輝度信号と色差信号の最小符号化単
    位を分割することなく構成されるマクロブロックである
    ことを特徴とする請求項１記載の信号処理装置。
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