KR940012633A - 반도체 메모리 디바이스 - Google Patents

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KR940012633A
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노부오 후루야
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세끼모또 다다히로
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Abstract

반도체 메모리 디바이스는 워드 라인(15)과, 상보 데이타 라인쌍(17, 18)과, 워드 라인과 상보데이타 라인쌍의 각 교차점에 배치되어 있는 메모리 소자(MC11)와, 센스 증폭기(SA)에 각각 관련되어 있으며 한쌍의 전송 게이트 트랜지스터(7, 8)를 통해 상보 데이타 라인쌍 중 한 라인에 선택적으로 각각 연결되는 상보 신호 라인쌍(17S, 18S)과, 상보 데이타 라인 쌍을 사전 충전시키는 제1사전 충전 수단(5, 6)과, 상보 신호 라인쌍을 사전 충전시키는 제2사전 충전 수단(19, 20)을 구비한다. 상기 제2사전 충전 수단은 상보 신호 라인쌍을 제1전압(VD)으로 충전시키고, 제1사전 충전 수단은 상보 신호 라인 쌍을 제1전압보다 전송 게이트 트랜지스터의 임계전압(Vt) 만큼 낮은 제2전압(VD-Vt)으로 충전시키며, 전송 게이트 트랜지스터는 제1전압이 공급되어지는 게이트 전극을 갖고 있다. 전송 게이트 트랜지스터는 N 채널형의 MOS 트랜지스터이며 제1 및 제2사전 충전 수단은 N 및 P채널 MOS형 트랜지스터를 포함한다.

Description

반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실현하는 메모리 디바이스의 블럭 다이어그램.
제2도는 본 발명의 실시예에 따른 제1도에 도시된 디바이스의 주요부의 회로 구성도.
제3도는 제2도에 도시된 회로의 데이타 판독 모드에서의 타이밍 차트.
제4도는 제3도에 도시된 회로의 데이타 기록 모드에서의 타이밍 차트.

Claims (8)

  1. 다수의 워드 라인과, 다수의 비트 라인쌍과, 상기 워드 라인과 상기 비트 라인쌍의 교차점중 하나에 각각 배치되어 있는 다수의 메모리 셀과, 상기 데이타 라인에 결합되어 있는 센스 증폭기와, 상기 데이타 라인쌍과 상기 비트 라인쌍중 관련된 하나사이에 각각 결합되어 있는 다수의 전송 게이트 트랜지스터와, 상기 비트 라인쌍을 제1전압으로 사전 충전시키는 제1사전 충전 수단과, 상기 데이타 라인쌍을 절대값이 상기 제1전압보다 큰 제2전압으로 사전 충전시키는 제2사전 충전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 제2전압이 상기 제1전압보다 상기 전송 게이트 트랜지스터의 임계 전압만큼 크며, 상기 전송 게이트 트랜지스터가 선택될 때 상기 제2전압이 공급되는 게이트 전극을 가지는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 전송 게이트 트랜지스터 각각은 제1도전율 타입이며, 상기 제1사전 충전 수단은 상기 제1도전율 타입의 제1의 MOS 트랜지스터를 포함하며, 상기 제2사전 충전 수단은 제2도전율 타입의 제2의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 디바이스.
  4. 제3항에 있어서, 상기 제1도전율 타입이 N채널 타입이며, 상기 제2도전율 타입은 P채널 타입인 것을 특징으로 하는 디바이스.
  5. 제3항에 있어서, 상기 메모리 소자 각각은 상기 비트 라인쌍에 각각 결합되어 있는 상기 제1도전율 타입의 한쌍의 셀 게이트 트랜지스터를 포함하는 것을 특징으로 하는 디바이스.
  6. 제2항에 있어서, 상기 센스 증폭기가 상기 데이타 라인 쌍에 각각 결합되어 있는 게이트 전극을 갖는 한쌍의 입력 트랜지스터를 포함하며 상기 제1도전율 타입을 갖는 것을 특징으로 하는 디바이스.
  7. 적어도 하나의 비트 라인과, 상기 비트 라인에 메모리 셀중 선택된 셀을 결합시키는 수단과, 데이타 라인과, 상기 데이타 라인에 결합된 센스 증폭기와, 상기 비트 상기 라인을 데이타 라인에 동작적으로 결합시키는 전송 게이트 수단과, 상기 비트 라인을 제1전압으로 사전 충전시키는 제1사전 충전 수단고, 상기 데이타 라인을 상기 제1전압보자 높은 제2전압으로 사전 충전시키는 제2사전 충전 수단을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제8항에 있어서, 상기 전송 게이트 수단은 제1의 MOS 트랜지스터 및 상기 제1전압 및 소정의 임계 전압을 포함하며, 상기 제2사전 충전 수단은 제2 및 제3의 MOS 트랜지스터를 각각 포함하며, 상기 제1 및 제2의 MOS 트랜지스터 각각은 제1채널 타입이며, 상기 제3의 MOS 트랜지스터는 제2채널 타입인 것을 특징으로 하는 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930024597A 1992-11-18 1993-11-18 반도체 메모리 디바이스 KR0150013B1 (ko)

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