KR940011737B1 - Metal wiring method of semiconductor device - Google Patents

Abstract

The method includes the steps of forming an insulating layer (2) to be thinner than a half of the metallic wiring film width (W) in thickness on the lower layer (1), patterning the layer (2) to form a metallic wiring pattern, forming a metallic layer (3) to pattern the metallic layer (3), until the patterned film (2') is exposed, to form a metallic wiring film (3'), and forming a second insulating film (4). The method improves the insulating characteristic and planarization.

Description

반도체 장치의 금속공정Metal Process of Semiconductor Device

제 1 도 내지 제 5 도는 본 발명에 따른 금속배선 공정을 나타낸 공정 순서도이다.1 to 5 are process flowcharts showing the metallization process according to the present invention.

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 금속 배선막의 단차로 인한 배선막간 단락의 발생을 제거하고 또한 배선막상의 층간 절연층의 평탄화를 갖게 하는 반도체 장치의 금속배선 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a metal wiring process of a semiconductor device which eliminates the occurrence of an inter-wiring short circuit due to a step of a metal wiring film and makes the interlayer insulating layer on the wiring film flat.

반도체 공정중 금속공정은 집적회로 제조공정의 후공정에 위치하는 것인데, 많은 집적회로의 공정 중에서도 특히 복잡한 집적회로의 경우에 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다. 집적회로에서의 금속공정에는 소자에의 접촉, 소자들의 연결, 칩과 외부회로와의 연결등의 공정들이 포함된다.The metal process in the semiconductor process is located after the integrated circuit manufacturing process, which is a critical process that has the greatest effect on yield and reliability among many integrated circuit processes, especially in the case of complex integrated circuits. Metal processing in integrated circuits includes processes such as contacting devices, connecting devices, and connecting chips to external circuits.

금속공정은 금속 배선막의 형성 공정부터 출발하여 배선막간 절연막 층간 절연층의 형성을 동반한 절연공정이 따른다.The metal process starts with the process of forming a metal wiring film, followed by an insulation process accompanied by the formation of an interlayer insulating film between wiring films.

반도체 장치가 고집적화되고 금속 배선막의 폭 또한 미세화되지만 최소라인폭으로 레이아웃된다 하더라도 금속 배선막의 단차 특성은 그 위에 형성되는 절연체에 있어서 서로 근접하게 이웃해 있는 금속 배선막간에 전기적 통로를 유발하게 된다. 즉 금속 배선막간에 보이드(void)가 금속 배선막의 단차로 인해 발생될 수 있기 때문에 언급한 생산수율과 신뢰도에 영향을 미치게 된다.Even if the semiconductor device is highly integrated and the width of the metal wiring film is also miniaturized but laid out to the minimum line width, the stepped characteristic of the metal wiring film causes an electrical passage between adjacent metal wiring films adjacent to each other in the insulator formed thereon. That is, the voids between the metal wiring films may be generated due to the step difference of the metal wiring films, thus affecting the production yield and reliability mentioned above.

금속 배선막 위에 절연막을 형성하여 절연을 하더라도 보이드 발생의 문제 뿐만 아니라 절연층의 표면의 단자를 갖고 있으므로 이후의 공정에 보다 융통성있는 상태를 제공하지 못한다.Even if the insulating film is formed on the metal wiring film and insulated, not only the problem of void generation but also the terminal on the surface of the insulating layer do not provide a more flexible state in subsequent steps.

본 발명의 목적은 상기한 문제점을 제거하는 보다 효율적인 금속공정의 제공으로서, 금속 배선막간 보이드 발생이 없는 제조공정 그리고 금속 배선막상의 절연층이 평탄도를 갖게한 반도체 장치의 금속배선 공정이 본 발명에서 제공된다.SUMMARY OF THE INVENTION An object of the present invention is to provide a more efficient metal process which eliminates the above-mentioned problems, and to provide a more efficient metal process, a manufacturing process without voids between metal wiring films and a metal wiring process of a semiconductor device in which the insulating layer on the metal wiring film has flatness. Is provided by

보이드가 없기 때문에 신뢰도와 생산수율이 개선되고 절연층의 평탄도로 인해 후속공정 진행에 잇점을 제공한다.The absence of voids improves reliability, production yields, and benefits the subsequent processing due to the flatness of the insulation layer.

본 발명의 목적을 달성하는 공정은 금속 배선막의 폭(w)의 1/2보다 작은 두께로 하부 막질상에 절연막을 형성하는 단계 ; 금속 배선막이 형성되는 부위대로 상기 절연막을 패턴닝하는 단계 ; 전면에 금속층을 형성하고 상기 패턴 형성된 절연막이 드러나도록 금속층을 패턴닝하여 금속 배선막을 형성시키는 단계 ; 전면에 절연체를 도포하여 평탄화된 절연막질을 갖도록 하는 단계를 포함하여 반도체 장치의 금속배선 공정이 이루어진다.A process for achieving the object of the present invention comprises the steps of forming an insulating film on the lower film quality to a thickness less than half of the width (w) of the metal wiring film; Patterning the insulating film to a portion where a metal wiring film is formed; Forming a metal layer on the entire surface and patterning the metal layer to expose the patterned insulating layer to form a metal wiring layer; The metallization process of the semiconductor device is performed by applying an insulator to the entire surface to have a planarized insulating material.

금속 배선막은 길이방향으로 길게 확장 형성된 막대형상의 도전라인이다.The metal wiring film is a rod-shaped conductive line extending in the longitudinal direction.

이 막대형상의 도전라인의 단면을 볼때 그 폭(w)과 높이(h)은 그 크기의 비로서 어스펙트 비(aspect ratio)(A/R)를 정의케 한다. A/R은 h/w로 표기하여 그 정도를 가능하다.When looking at the cross section of this rod-shaped conductive line, its width (w) and height (h) define the aspect ratio (A / R) as the ratio of its size. A / R can be expressed by h / w.

고집적화된 반도체 장치라 하더라도 물리적 실현의 최소라인 폭의 설계기준이 존재한다. 그리고 상기의 A/R은 금속 배선막이 서로 이웃한 최소의 이격거리를 폭으로 정의할 때 마찬가지 A/R을 상정할 수 있다. 이 배선막간 최소 이격거리(d)는 보이드 발생에 관계해 있는데 "d"의 거리의 반보다 작은 두께의 배선막인 경우 단차가 작아 보이드는 발생하지 않는다. 즉 A/R값이 "1"인 것이 보이드 발생의 임계적이될 수 있다. 그러나 금속 배선막을 얇게 할 수는 없는 것이기 때문에 본 발명은 언급한 공정수순대로 절연층으로서 금속 배선막이 존재할 위치를 미리 마련하여 두고 공정을 진행시킨다. 본 발명의 공정은 먼저 제 1 도와 같은 하부막질(1) 상에 절연층(2)를 형성한다.Even with highly integrated semiconductor devices, there are design guidelines for the minimum line width of physical realization. The A / R may assume the same A / R when the metal wiring film defines a minimum separation distance adjacent to each other as the width. The minimum separation distance d between the wiring films is related to the generation of voids, but in the case of a wiring film having a thickness smaller than half the distance of "d", the step is small and no voids are generated. That is, the A / R value of "1" may be the threshold of void generation. However, since the metal wiring film cannot be thinned, the present invention advances the process by preparing the position where the metal wiring film is to be present as the insulating layer in advance in the above-described process procedure. The process of the present invention first forms the insulating layer 2 on the lower film 1 as the first degree.

이때 절연층(1)의 두께(t)는 배선막간 최소 이격거리(d)의 반보다 작은 두께로 한정되고, 사용되는 재질로는 PSG, BPSG 또는 산화막이나 질화막등이 사용될 수 있다.In this case, the thickness t of the insulating layer 1 is limited to a thickness smaller than half of the minimum separation distance d between the wiring films, and the material used may be PSG, BPSG, or an oxide film or a nitride film.

이어서 제 2 도와 같이, 포토마스킹 작업에 의해 절연층이 패턴 형성되는데 개구된 부분은 금속 배선막이 위치할 부분에 대응하고 패턴 형성된 절연층의 폭들은 서로 상이할 수 있으나 적어도 배선막간 최소 이격거리(d)이상이다. 도면에서 "w"로 표시된 것은 금속 배선막의 폭을 가르킨다.Subsequently, as shown in FIG. 2, the insulating layer is patterned by a photomasking operation, and the openings correspond to the portions where the metal wiring layer is to be located, and the widths of the patterned insulating layers may be different from each other, but at least the minimum distance between the wiring layers d ) Marked with "w" in the figure indicates the width of the metal wiring film.

이어서, 제 3 도와 같이 전면에 충분한 두께의 금속층(3)을 형성한다.Subsequently, a metal layer 3 having a sufficient thickness is formed on the entire surface as in the third diagram.

금속층은 Al이거나 금의 합금이 사용될 수 있고 스퍼터링과 같은 방법으로 형성될 수 있다. 금속층(3)은 패턴 형성된 절연층 모두를 덮고 그 이상의 두께로 형성된다.The metal layer may be Al or an alloy of gold, and may be formed by a method such as sputtering. The metal layer 3 covers all of the patterned insulating layers and is formed to a thickness greater than that.

이때 패턴 형성된 절연층들간의 개구된 부분에 배립되는 금속층이 단차로 인한 핀홀 내지는 보이드같은 결함이 발생됨이 제거된다. 그것은 제 1 도에서 패턴 형성이 되어 단자를 이루게된 절연층의 두께(t)가 미리 조정되어 형성되었기 때문에 금속층은 결함없이 형성된다.At this time, the defects such as pinholes or voids caused by the step of the metal layer disposed in the openings between the patterned insulating layers are eliminated. The metal layer is formed without a defect because the thickness t of the insulating layer, which is patterned and forms a terminal in FIG. 1, is adjusted in advance.

다음에는 제 3 도의 금속층(3) 상면에 포토레지스트층을 덮고 금속 배선막이 있는 마스크를 통해 제 2 도의 개구부에 대응하는 패턴을 갖는 마스킹 작업에 이어 그 패턴대로 드러난 금속층(3)을 식각한다. 식각종점은 절연층(2)의 표면이며 따라서 제 4 도와 같은 단면 형상이 얻어진다.Next, a masking operation having a pattern corresponding to the opening of FIG. 2 is etched through a mask having a metal wiring film covering the photoresist layer on the upper surface of the metal layer 3 of FIG. 3, and then the metal layer 3 exposed to the pattern is etched. The etching end point is the surface of the insulating layer 2, so that a cross-sectional shape like the fourth degree is obtained.

제 1 도의 단계에서 절연층은 내부에 보이드가 없는 것이고 따라서 제 4 도와 같이 금속배선막을 사이에 두고 개재된 절연층들은 그 어느것도 보이드가 없이 완전한 절연특성을 갖는다. 금속 배선막은 그 폭(w)과 높이(h)가 제 4 도와 같이 주어졌는데 그 높이(h)는 제 3 도의 과정에서 조절될 수 있다.In the step of FIG. 1, the insulating layer has no voids therein, and thus, the insulating layers interposed between the metal wiring layers as shown in FIG. 4 have complete insulating properties without any voids. The metal wiring film has a width (w) and a height (h) given in the fourth degree, and the height (h) can be adjusted in the process of FIG.

금속배선층의 A/R값은 제 2 도의 패턴 형성과 제 3 도의 금속층 두께로 조절된다.The A / R value of the metal wiring layer is controlled by the pattern formation in FIG. 2 and the thickness of the metal layer in FIG.

금속 배선막의 두께 "h"는 절연층의 두께 "t"에 대해서 이후 형성되는 제 2 의 절연층에 대해 단차로 인한 보이드 발생의 제거를 고려한 높이를 놓여있다.The thickness "h" of the metal wiring film lies at a height in consideration of the elimination of void generation due to the step with respect to the second insulating layer formed after the thickness "t" of the insulating layer.

제 1 절연층(2)의 두께(t)는 금속 배선막의 라인 폭(w)에 준하여 설정되었듯이, 금속 배선막들간의 최소 이격거리(d)에 준하여 절연층 위로 그 두께가 h-t즉 t'의 두께 만큼 솟은 금속 배선막으로 인한 단차 역시 이 위에 형성될 제 2 절연층에 대해 보이드가 발생됨을 방지케한다.As the thickness t of the first insulating layer 2 is set in accordance with the line width w of the metal wiring film, the thickness ht or t 'is above the insulating layer according to the minimum separation distance d between the metal wiring films. The step caused by the metal wiring film soared by the thickness of also prevents the generation of voids for the second insulating layer to be formed thereon.

따라서 금속층(3)의 높이(h)는 제 1 절연층의 두께(t)보다 0.5^*d 두께만큼 높은 것이 바람직하다.Therefore, the height h of the metal layer 3 is preferably higher by 0.5 ^* d thickness than the thickness t of the first insulating layer.

금속 배선 공정을 완성하기 위해서 제 5 도와 같이 제 1 절연층(2')과 금속 배선막(3')위에 제 2 의 절연층(4)을 형성한다.In order to complete the metal wiring process, a second insulating layer 4 is formed on the first insulating layer 2 'and the metal wiring film 3' as in the fifth diagram.

도면에서 제 1 절연층(2)과 이 위의 제 2 절연층(4)간 경계는 점선으로 도시되었고 실제로는 동일물질이다.In the figure, the boundary between the first insulating layer 2 and the second insulating layer 4 thereon is shown in dashed lines and is in fact the same material.

제 4 도에서 단자 형성들은 높지 않기 때문에 이위에 형성된 제 2의 절연층은 대략 평탄한 표면을 갖게된다. 특히 유동특성이 있는 BPSG의 경우 더욱 평탄도가 높다.In Figure 4 the terminal formations are not high so that the second insulating layer formed thereon has an approximately flat surface. Especially in the case of BPSG with flow characteristics, the flatness is higher.

제 4 도에서 절연층없이 금속층만이 패턴 형성된 뒤에 절연층은 도포하는 종래의 경우와는 달리 절연특성과 평탄도가 크게 개선되고 따라서 신뢰도와 생산수율의 증대를 갖고 온다.Unlike the conventional case in which only the metal layer without the insulating layer is patterned in FIG. 4, the insulating layer and the flatness of the insulating layer are greatly improved, and thus the reliability and production yield are increased.

Claims (3)

금속 배선막의 폭(w)의 1/2보다 작은 두께로 하부 막질상에 절연층을 형성하는 단계 ; 금속 배선막이 형성되는 부위대로 상기 절연층을 패터닝하는 단계 ; 전면에 금속층을 형성하고 상기 패턴 형성된 절연막이 드러나도록 금속층을 패터닝하여 금속 배선막을 형성시키는 단계 ; 전면에 제 2 의 절연체를 도포하는 단계로 이루어져 보이드가 없고 평탄화된 절연막질을 갖는 것을 특징으로 하는 반도체 장치의 금속배선 공정.Forming an insulating layer on the lower film quality with a thickness smaller than 1/2 of the width w of the metal wiring film; Patterning the insulating layer to a portion where a metal wiring film is formed; Forming a metal layer on the entire surface and patterning the metal layer to expose the patterned insulating layer to form a metal wiring layer; A metal wiring process of a semiconductor device, comprising the step of applying a second insulator on the entire surface to have void-free and planarized insulating material. 제 1 항에 있어서, 상기 제 2 의 절연체는 PSP 또는 BPSG 또는 SiO₂막으로 형성됨을 특징으로 하는 반도체 장치의 금속배선 공정.The metal wiring process of claim 1, wherein the second insulator is formed of a PSP or a BPSG or SiO ₂ film. 제 1 항에 있어서, 전면에 형성되는 금속층은 두께에 있어, 제 1 금속층의 두께보다 금속 배선막층간의 최소 이격거리의 반두께만큼 높게 설정되어 형성됨을 특징으로 하는 반도체 장치의 금속배선 공정.2. The metal wiring process of claim 1, wherein the metal layer formed on the entire surface is formed in a thickness higher than the thickness of the first metal layer by a half thickness of the minimum separation distance between the metal wiring film layers.