KR20040005481A - Method of forming a dual damascene overlay mark - Google Patents
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Abstract
Description
본 발명은 듀얼 다마신 오버레이 마크 형성 방법에 관한 것으로, 특히 셀 지역에 듀얼 다마신 식각 공정으로 듀얼 다마신 패턴을 형성할 때, 동시에 형성되는 오버레이 마크 패턴(overlayer mark pattern)의 저면에 구리 확산 방지 절연막이 남도록 하여 오버레이 측정시 충분한 콘트라스트(contrast) 및 깨끗한 시그널(signal)을 얻을 수 있는 듀얼 다마신 오버레이 마크 형성 방법에 관한 것이다.The present invention relates to a method for forming a dual damascene overlay mark, in particular, when forming a dual damascene pattern by a dual damascene etching process in a cell area, preventing diffusion of copper on the bottom surface of an overlay mark pattern simultaneously formed. The present invention relates to a dual damascene overlay mark forming method in which an insulating film remains to obtain sufficient contrast and a clear signal during overlay measurement.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits.
그런데, 구리를 이용한 배선 공정의 경우 구리가 식각 특성이 매우 열악하다는 문제가 있어 기존의 공정 방식 대신 다마신 공정이 구리 배선에 적합한 공정으로 알려져 있다.However, in the case of the wiring process using copper, there is a problem in that the etching characteristics of copper are very poor, so that the damascene process is known as a suitable process for copper wiring instead of the conventional process method.
한편, 이러한 구리 듀얼 다마신 공정시 문제점 중 하나가 듀얼 다마신 패턴을 이루는 비아홀 식각시 구리 확산 방지 절연막으로 사용하는 SiN 혹은 SiC는 이웃하는 층들과의 식각 선택비가 낮아 트렌치 및 비아홀로 이루어진 듀얼 다마신 패턴 형성과 동시에 형성되는 오버레이 마크 패턴 저면이 과도 식각되어 구리 파티클 등이 발생하는 문제가 있다. 즉, 셀 지역이나 오버레이 마크 지역에는 동일한 공정에 의해 동일한 층들이 적층되고, 이들 층을 식각하여 듀얼 다마신 패턴 및 오버레이 마크 패턴을 형성시키는데, 듀얼 다마신 패턴의 비아홀은 크기가 작고, 반면에 오버레이 마크 패턴을 크기가 크기 때문에 비아홀이 형성되는 동안에 오버레이 마크 지역의 구리 확산 방지 절연막이 식각되고, 비아홀이 완성되는 시점에서 오버레이 마크 지역은 구리 패턴(셀 지역의 하부 구리 배선 형성시 남겨짐)의 식각이 이루어져, 결국 구리 파티클이 발생되고, 이 파티클은 소자의 수율을 저하시키는 요인으로 작용한다.Meanwhile, one of the problems in the copper dual damascene process is SiN or SiC, which is used as a copper diffusion barrier for etching a via hole forming a dual damascene pattern, due to a low etching selectivity with neighboring layers, and dual damascene consisting of trenches and via holes. There is a problem in that the bottom surface of the overlay mark pattern formed at the same time as the pattern is excessively etched to generate copper particles. That is, the same layers are stacked in the cell region or the overlay mark region by the same process, and the layers are etched to form the dual damascene pattern and the overlay mark pattern, where the via holes of the dual damascene pattern are small in size, whereas the overlay Due to the large size of the mark pattern, the copper diffusion barrier insulating layer in the overlay mark region is etched during the via hole formation, and at the time of the via hole is completed, the overlay mark region is etched away from the copper pattern (remaining when forming the lower copper wiring of the cell region). In the end, copper particles are generated, which act as a factor of lowering the yield of the device.
이러한 문제점을 제거할 수 있는 방법 중 하나가 오버레이 마크 지역에 구리 패턴을 없애고, 오버레이 마크 패턴의 저면에 구리 확산 방지 절연막에 의한 콘트라스트 차이로 오버레이 측정을 하는 것인데, 이러한 방법의 경우 위에서 언급한 바와 같이 듀얼 다마신 패턴 식각 공정시 구리 확산 방지 절연막의 식각 선택비로 인하여 오버레이 마크 패턴 저면의 구리 확산 방지 절연막이 식각 손실되고, 심할 경우 하부 구리 배선이 형성된 층간 절연막까지 불규칙한 식각 손상(etch attack)을 받게되고, 결국 오버레이 측정에 필요한 콘트라스트 및 깨끗한 시그널을 얻지 못하게 된다.One way to eliminate this problem is to eliminate the copper pattern in the overlay mark area and to measure the overlay with the contrast difference caused by the copper diffusion barrier on the bottom of the overlay mark pattern, as mentioned above. During the dual damascene pattern etching process, the copper diffusion barrier layer on the bottom of the overlay mark pattern is etched away due to the etch selectivity of the copper diffusion barrier layer, and in severe cases, an etch attack is caused to the interlayer dielectric layer with the lower copper wiring. As a result, the contrast and clean signals required for overlay measurements are lost.
따라서, 본 발명은 셀 지역에 듀얼 다마신 식각 공정으로 듀얼 다마신 패턴을 형성할 때, 동시에 형성되는 오버레이 마크 패턴(overlayer mark pattern)의 저면에 구리 확산 방지 절연막이 남도록 하여 오버레이 측정시 충분한 콘트라스트(contrast) 및 깨끗한 시그널(signal)을 얻을 수 있고, 오버레이 마크 지역에 구리 패턴을 없애므로 구리 파티클의 발생을 방지하여 소자의 수율을 향상시킬 수 있는 듀얼 다마신 오버레이 마크 형성 방법을 제공함에 그 목적이 있다.Therefore, when the dual damascene pattern is formed in the cell region by the dual damascene etching process, the copper diffusion preventing insulating layer remains on the bottom surface of the overlay mark pattern formed at the same time so that sufficient contrast ( The purpose is to provide a dual damascene overlay mark formation method that can achieve contrast and clear signals, and eliminate copper patterns in the overlay mark area, thereby preventing the generation of copper particles and improving the yield of the device. have.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 듀얼 다마신 오버레이 마크 형성 방법은 셀 지역과 오버레이 마크 지역이 정의된 기판 상에 층간 절연막을 형성하는 단계; 상기 셀 지역의 상기 층간 절연막에 하부 구리 배선을 형성하는 단계; 상기 하부 구리 배선을 포함한 상기 층간 절연막 전체 구조 상부에 구리 확산 방지 절연막을 실제 소자에서 사용되는 두께보다 5 ~ 10배 정도 두껍게 형성시키는 단계; 상기 셀 지역의 상기 구리 확산 방지 절연막을 일정 두께 식각하여 실제 소자에 적용되는 두께로 남기는 단계; 전체 구조상에 금속 층간 절연막을 형성하는 단계; 및 듀얼 다마신 식각 공정으로 상기 셀 지역 및 상기 오버레이 마크 지역의 상기 금속 층간 절연막의 일부분을 동시에 식각하고, 이로 인하여 상기 셀 지역에는 상기 구리 확산 방지 절연막이 노출된 듀얼 다마신 패턴이 형성되고, 상기 오버레이 마크 지역에는 상기 구리 확산 방지 절연막이 노출된 오버레이 마크패턴이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.A dual damascene overlay mark forming method according to an embodiment of the present invention for achieving the above object comprises the steps of forming an interlayer insulating film on a substrate on which a cell region and an overlay mark region are defined; Forming a lower copper interconnection on said interlayer dielectric in said cell region; Forming a copper diffusion preventing insulating layer on the entire structure of the interlayer insulating layer including the lower copper wiring by about 5 to 10 times thicker than a thickness used in an actual device; Etching the copper diffusion barrier insulating layer in the cell region to a thickness applied to an actual device by etching a predetermined thickness; Forming a metal interlayer insulating film on the entire structure; And simultaneously etching a portion of the metal interlayer insulating layer in the cell region and the overlay mark region by a dual damascene etching process, thereby forming a dual damascene pattern in which the copper diffusion preventing insulating layer is exposed in the cell region. And forming an overlay mark pattern in which the copper diffusion barrier insulating layer is exposed in the overlay mark region.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 오버레이 마크 형성 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a dual damascene overlay mark forming method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 기판11: 층간 절연막10 substrate 11 interlayer insulating film
12: 하부 구리 배선13: 구리 확산 방지 절연막12: lower copper wiring 13: copper diffusion preventing insulating film
14: 비아 절연막15: 트렌치 에치 스톱 절연막14: via insulating film 15: trench etch stop insulating film
16: 트렌치 절연막17: 캡핑 절연막16: trench insulating film 17: capping insulating film
18T: 트렌치18V: 비아홀18T: Trench 18V: Via Hole
18: 듀얼 다마신 패턴19: 오버레이 마크 패턴18: Dual damascene pattern 19: Overlay mark pattern
21 및 22: 포토레지스트 패턴21 and 22: photoresist pattern
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 오버레이 마크 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a dual damascene overlay mark forming method according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 셀 지역과 오버레이 마크 지역이 정의(define)된 기판(10)이 제공되고, 기판(10) 상에 층간 절연막(11)을 형성한다. 셀 지역의 층간 절연막(11)에 하부 구리 배선(12)을 형성한다.Referring to FIG. 1A, a substrate 10 in which cell regions and overlay mark regions are defined is provided, and an interlayer insulating layer 11 is formed on the substrate 10. The lower copper wiring 12 is formed in the interlayer insulating film 11 in the cell region.
도 1b를 참조하면, 하부 구리 배선(12)을 포함한 층간 절연막(11) 전체 구조 상부에 구리 확산 방지 절연막(13)을 실제 소자에서 사용되는 두께보다 5 ~ 10배 정도 두껍게 형성시킨다.Referring to FIG. 1B, a copper diffusion preventing insulating layer 13 is formed on the entire structure of the interlayer insulating layer 11 including the lower copper wiring 12 to be 5 to 10 times thicker than the thickness used in the actual device.
상기에서, 구리 확산 방지 절연막(13)은 SiN, SiC, SiON, SiCN 등을 사용하여 약 5000Å의 두께로 형성한다. 구리 확산 방지 절연막(13)은 일반적인 소자에서 500 ~ 1000Å의 두께로 형성하여 사용하고 있다. 구리 확산 방지 절연막(13)의 두께는 여러가지 주변 요인을 고려하여 결정해야 하기 때문에 특정 수치에 의해 한정되지 않는다. 예를 들어, 듀얼 다마신 식각 공정에 의해 듀얼 다마신 패턴이 형성된 시점에서 오버레이 마크 패턴의 저면에 구리 확산 방지 절연막(13)이 일정 두께로 남아있도록 그 두께를 설정해야 한다.In the above, the copper diffusion preventing insulating film 13 is formed to a thickness of about 5000 kPa using SiN, SiC, SiON, SiCN and the like. The copper diffusion preventing insulating film 13 is formed to a thickness of 500 to 1000 mW in a general device. Since the thickness of the copper diffusion preventing insulating film 13 must be determined in consideration of various peripheral factors, it is not limited to a specific value. For example, when the dual damascene pattern is formed by the dual damascene etching process, the thickness must be set such that the copper diffusion barrier insulating layer 13 remains at a predetermined thickness on the bottom surface of the overlay mark pattern.
도 1c를 참조하면, 셀 지역이 개방(open)된 제 1 포토레지스트 패턴(21)을 구리 확산 방지 절연막(13) 상에 형성한다. 제 1 포토레지스트 패턴(21)을 식각 마스크로 한 식각 공정으로 셀 지역의 구리 확산 방지 절연막(13)을 일정 두께, 예를 들어 실제 소자에 적용되는 두께로 남을 때까지 식각하고, 이로 인하여 셀 지역에는 구리 확산 방지 절연막(13)이 얇게 되고, 오버레이 마크 지역에는 구리 확산 방지 절연막(13)이 두꺼운 상태 그대로 존재하게 된다.Referring to FIG. 1C, a first photoresist pattern 21 having an open cell region is formed on the copper diffusion barrier insulating layer 13. In the etching process using the first photoresist pattern 21 as an etching mask, the copper diffusion barrier insulating layer 13 in the cell region is etched until it remains at a predetermined thickness, for example, a thickness applied to an actual device, and thereby the cell region. The copper diffusion preventing insulating film 13 becomes thinner, and the copper diffusion preventing insulating film 13 remains in a thick state in the overlay mark region.
도 1b에서 한정한 것처럼, 구리 확산 방지 절연막(13)이 약 5000Å의 두께로 형성되고, 실제 소자에 적용되는 두께가 500 ~ 1000Å의 두께일 경우, 제 1 포토레지스트 패턴(21)을 사용하는 식각 공정은 식각 타겟(target)을 4000 ~ 4500Å으로 하여 셀 지역에 최종적으로 남게되는 구리 확산 방지 절연막(13)이 500 ~ 1000Å이 되면 된다.As defined in FIG. 1B, when the copper diffusion barrier insulating layer 13 is formed to a thickness of about 5000 GPa and the thickness applied to the actual device is 500 to 1000 GPa, the etching using the first photoresist pattern 21 is performed. In the process, the copper diffusion preventing insulating film 13 finally remaining in the cell region with an etching target of 4000 to 4500 mW should be 500 to 1000 mW.
도 1d를 참조하면, 제 1 포토레지스트 패턴(21)을 제거하고, 비아 절연막(14), 트렌치 에치 스톱 절연막(15), 트렌치 절연막(16) 및 캡핑 절연막(17)을 순차적으로 구리 확산 방지 절연막(13) 상에 형성하여 금속 층간 절연막을 형성한다. 캡핑 절연막(17) 상에 듀얼 다마신 패턴 및 오버레이 마크 패턴이 형성될 부분이 개방된 제 2 포토레지스트 패턴(22)을 형성한다. 제 2 포토레지스트 패턴(22)을 식각 마스크로 한 듀얼 다마신 식각 공정으로 캡핑 절연막(17) 및 트렌치 절연막(16)을 식각하여 셀 지역에 배선이 형성될 트렌치(18T)를 형성하고, 이때 오버레이 마크 지역도 트렌치(18T)의 깊이 만큼 식각된다.Referring to FIG. 1D, the first photoresist pattern 21 is removed, and the via insulation layer 14, the trench etch stop insulation layer 15, the trench insulation layer 16, and the capping insulation layer 17 are sequentially insulated from copper diffusion. (13) to form a metal interlayer insulating film. A second photoresist pattern 22 having a portion where the dual damascene pattern and the overlay mark pattern are to be formed is formed on the capping insulating layer 17. In the dual damascene etching process using the second photoresist pattern 22 as an etching mask, the capping insulating layer 17 and the trench insulating layer 16 are etched to form trenches 18T in which the wirings are to be formed in the cell region. The mark area is also etched by the depth of the trench 18T.
상기에서, 셀 지역에 트렌치(18T)를 형성하기 위한 듀얼 다마신 식각 공정에서, 셀 지역 및 오버레이 마크 지역에 식각되는 물질이 동일하고, 식각되는 면적이 동일하지는 않지만 식각 비율에 차이를 줄 만큼 좁지 않기 때문에 듀얼 다마신 식각 공정 동안 셀 지역 및 오버레이 마크 지역이 같은 식각 비율로 식각된다.In the above, in the dual damascene etching process for forming the trench 18T in the cell region, the material etched in the cell region and the overlay mark region is the same, and the etched area is not the same but is narrow enough to make a difference in the etching rate. Because of this, the cell area and the overlay mark area are etched at the same etching rate during the dual damascene etching process.
도 1e를 참조하면, 제 2 포토레지스트 패턴(22)을 식각 마스크로 한 듀얼 다마신 식각 공정을 계속 실시하여 비아 절연막(14)을 식각하고, 이로 인하여 셀 지역에서는 구리 확산 방지 절연막(13)이 노출되는 비아홀(18V)이 형성되어 듀얼 다마신 패턴(18)이 형성되고, 오버레이 마크 지역에서는 구리 확산 방지 절연막(13)이 노출되는 오버레이 마크 패턴(19)이 형성된다. 이후, 제 2 포토레지스트 패턴(22)을 제거하는 등 통상의 공정을 진행하여 반도체 소자를 완성시킨다.Referring to FIG. 1E, the via insulating layer 14 is etched by continuing the dual damascene etching process using the second photoresist pattern 22 as an etching mask, and thus, the copper diffusion preventing insulating layer 13 is formed in the cell region. An exposed via hole 18V is formed to form a dual damascene pattern 18, and an overlay mark pattern 19 through which the copper diffusion barrier insulating layer 13 is exposed is formed in the overlay mark region. Thereafter, a normal process such as removing the second photoresist pattern 22 is performed to complete the semiconductor device.
상기에서, 셀 지역에 비아홀(18V)을 형성하기 위한 듀얼 다마신 식각 공정에서, 셀 지역과 오버레이 마크 지역의 식각 속도는 차이가 있다. 일반적으로 식각 속도의 차이는 여러가지 요인에 의해 발생되는데, 식각 되는 면적이 다를 경우에도 발생된다. 즉, 비아홀(18V)은 작고 오버레이 마크 패턴(19)은 크기 때문에 오버레이 마크 패턴(19)에서 식각 속도가 빠르다. 이러한 식각 속도 차이로 인하여 셀 지역에서 비아 절연막(14)이 일정 두께 식각되는 동안 오버레이 마크 지역에서는 비아 절연막(14)이 완전히 제거되고, 계속해서 셀 지역에 남아 있는 비아 절연막(14)을 완전히 제거하는 동안 오버레이 마크 지역에서는 노출된 구리 확산 방지 절연막(13)이 식각되어 일정 두께만 남게된다.In the above, in the dual damascene etching process for forming the via hole 18V in the cell region, the etching rate of the cell region and the overlay mark region is different. In general, the difference in the etching rate is caused by various factors, even if the area to be etched is different. That is, since the via hole 18V is small and the overlay mark pattern 19 is large, the etching speed in the overlay mark pattern 19 is high. Due to this etching rate difference, the via insulation layer 14 is completely removed in the overlay mark region while the via insulation layer 14 is etched to a certain thickness in the cell region, and the via insulation layer 14 remaining in the cell region is completely removed. During the overlay mark region, the exposed copper diffusion barrier insulating layer 13 is etched, leaving only a predetermined thickness.
상술한 바와 같이, 본 발명은 셀 지역에 듀얼 다마신 식각 공정으로 듀얼 다마신 패턴을 형성할 때, 동시에 형성되는 오버레이 마크 패턴의 저면에 구리 확산 방지 절연막이 남도록 하므로, 오버레이 측정시 충분한 콘트라스트(contrast) 및 깨끗한 시그널(signal)을 얻을 수 있고, 오버레이 마크 지역에 구리 패턴을 없애므로 구리 파티클의 발생을 방지할 수 있으며, 안정적 공정 재현성 유지를 통해 소자 개발 및 생산 수율을 향상시킬 수 있다.As described above, when the dual damascene pattern is formed in the cell region by the dual damascene etching process, the copper diffusion preventing insulating layer remains on the bottom surface of the overlay mark pattern formed at the same time, thus providing sufficient contrast during overlay measurement. ) And clear signals, eliminating copper patterns in the overlay mark area, preventing the generation of copper particles, and improving device development and production yields by maintaining stable process reproducibility.
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