KR940007874A - 반도체 메모리 장치 - Google Patents

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KR940007874A
KR940007874A KR1019930020119A KR930020119A KR940007874A KR 940007874 A KR940007874 A KR 940007874A KR 1019930020119 A KR1019930020119 A KR 1019930020119A KR 930020119 A KR930020119 A KR 930020119A KR 940007874 A KR940007874 A KR 940007874A
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KR1019930020119A
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야스노리 오끼무라
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers

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  • Shift Register Type Memory (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체 메모리 회로는 데이타를 기억하기 위한 메모리 셀 어레이와, 하나 또는 2개의 비트 유닛에 데이타를 구성시키므로써 상기 메모리 셀 어레이와 외부 장치 사이에서 데이타 전달을 수행하는 비트 구조 선택 회로를 구비한다. 상기 비트 구조 선택 회로는 모드 신호에 응답하여 제1클럭 신호와 제2클럭신호의 위상을 선택적으로 수정하는 선택기와, 상기 선택기를 통해 공급된 제1클럭 신호와 제2클럭 신호에 응답하여 메모리 선택 신호의 시프트 폭을 수정하는 시프트 레지스터를 구비한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 회로의 실시예를 나타내는 블럭도, 제2A도는 비트 구조 전환 회로의 연속 회로부가 제2A도를 결합함으로써 도시되어지도록 하여 제1도에 도시된 반도체 메모리 회로에 이용되는 비트 구조 전환 회로를 나타내는 부분 회로도.

Claims (3)

  1. 반도체 메모리 회로에 있어서, 데이타를 기억하기 위한 메모리 셀 어레이와, 제1비트 수의 유닛 또는 상기 제1비트 수와는 다른 제2비트수의 유닛에 데이타를 구성함으로써 메모리 셀 어레이와 외부 장치 간에 데이타 전달을 수행하는 비트 구조 선택 회로를 구비하며, 상기 구조의 선택 회로는 모드 신호에 응답한 제1클럭 신호와 제2클럭 신호의 위상을 선택적으로 수정하기 위한 선택기와, 상기 선택기를 통해 공급된 제1클럭 신호와 제2클럭 신호에 응답하여 메모리 선택신호의 시프트 폭을 수정키 위한 시프트레지스터를 구비하는 반도체 메모리 회로.
  2. 제1항에 있어서, 상기 선택기는 입력 클럭 신호와 모드 신호를 선택하며 상기 모드 신호가 제1논리 레벨에 있을 때에는 같은 위상으로 제1클럭 신호와 제2클럭 신호를 발생하고 상기 모드 신호가 상기 제1논리 레벨 보충하는 제2논리 레벨에 있을때 서로 위상을 보충하게 제1클럭 신호와 제2클럭신호를 발생하도록 구성되는 반도체 메모리 회로.
  3. 제2항에 있어서, 상기 시프트 레지스터는 각 쌍의 인접 레지스터 단 사이에서 접속된 전달 단을 통해 직렬접속되어 상기 제1클럭 신호에 의해 제어되는 다수의 레지스터 단을 구비하며, 각 우수 번호의 전달 단은 제2클럭신호에 의해 제어되고 기수 번호의 전달 단은 제1클럭 신호에 의해 제어되므로서 상기 모드 신호가 제1논리 레벨에 있을때는 상기 제1레지스터 단에서 입력된 정보는 하나의 레지스터 단에서 하나의 레지스터 단으로 상기 시프트 레지스터를 통해 전달되고, 상기 모드 신호가 제2논리 레벨에 있을때는, 상기 제1레지스터 단에서 입력된 정보는 2개의 레지스터 단에서 2개의 레지스터 단으로 상기 시프트 레지스터를 통해 전달되는 반도체 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93020119A 1992-09-29 1993-09-28 Semiconductor memory device KR0138736B1 (en)

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