KR930024011A - 반도체 기억회로 - Google Patents

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시즈오 조
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신구시쥰
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Abstract

반도체 기억회로의 로우 어드레스 세트신호(RAS)가 L레벨을 유지하는 시간에 불구하고 센스 앰프용 전원 공급선(121)을 확실하게 Vcc 레벨로 상승시켜, 메모리 셀(107)로의 정보의 기록을 확실한 것으로 한다.
본 발명은 다이나믹형의 독출 기록 가능한 반도체 기억회로에 있어서, 센스 앰프용 전원 공급선(121)의 전원(P3)와 주변 회로용 전원전위(Vcc)를 비교하여 양자가 같아졌을 때 액티브 상태를 해제하는 신호를 출력하는 비교 검출 회로(119)를 설치함으로써 센스 앰프용 전원을 확실하게 Vcc 레벨까지 상승시킬 수가 있다.

Description

반도체 기억회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 나타낸 회로도. 제2도는 제1도에 나타낸 회로의 동작을 설명하는 동작 타이밍도. 제3도는 비교 검출회로(119)의 구체적인 구성을 나타낸 회로도.

Claims (1)

  1. 제1의 전위레벨로부터 제2의 전위레벨로 천이하고, 상기 제2의 전위레벨로 부터 상기 제1의 전위레벨로 천이하는 어드레스 신호에 의해 도출 재기록 동작 사이클이 규정되는 반도체 기억회로에 있어서, 제1전원전위를 공급하는 제1노드와, 제2전원전위를 공급하는 제2노드와, 상기 제1전원전위로부터 상기 제2전원전위까지의 어느 것인가의 전위레벨로 되는 제1 및 제2의 비트라인과, 데이터를 기억하는 메모리 셀로서, 상기 데이터에 의거해서 상기 제1의 비트라인을 상기 제2의 비트라인과는 다른 전위 레벨로 하는 상기 메모리 셀과, 제1스위치를 통해서, 상기 제1노드와 결합하는 제3노드와, 제2스위치를 통해서 상기 제2노드와 결합한 제4노드를 갖는 센스앰프회로로서, 상기 제1 및 제2스위치가 다 같이 ON 상태일 때 상기 제1과 제2의 비트라인 중 상기 제1전원전위에 보다 가까운 전위레벨의 한 쪽 비트라인을 상기 제3노드를 통해서 상기 제1노드와 결합하고, 다른 쪽 비트라인을 상기 제4노드를 통해서 상기 제2노드와 결함하므로써, 상기 메모리 셀에 상기 제1의 비트라인을 통해서 데이터를 재기록하는 센스 앰프회로와, 상기 제3노드의 전위레벨을 검지하는 전위레벨 검지회로로서, 상기 제3노드의 전위레벨이 상기 제1전원전위가 거의 같을 경우에, 검지신호를 출력하는 상기 전원레벨 검지회로와, 상기 어드레스 신호를 수신하는 제어회로로서, 상기 어드레스 신호가 상기 제2의 전위레벨에 천이한 것에 응답하여, 상기 제1 및 제2스위치를 ON 상태로 하고, 상기 어드레스 신호가 상기 제1의 전위레벨로 천이후에, 상기 검지신호에 응답하여 상기 제1 및 제2스위치를 OFF 상태로 하는 상기 제어회로를 구비함을 특징으로 하는 반도체 기억회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930004188A 1992-05-19 1993-03-18 반도체 기억회로 KR100284062B1 (ko)

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