KR930014585A - High speed sense amplifier circuit - Google Patents

Abstract

본 발명은 DRAM(Dynamic Raandom Access Memory)의 센스앰프 회로에서의 센싱동작의 지연시간을 줄이기 위한 고속 센스 앰프회로에 관한 것으로서, 종래의 DRAM 센스 앰프회로는 기생 캐패시턴스로 인해 비트라인 쌍 BL₁,가 선택된 경우에 부하 트랜지스터와 센스앰프군에 의한 센싱시간이 길어져 주앰프가 동작하기전 출력노드의 전압이 충분히 벌어질때까지 기다리는 시간이 길어져 전체 센싱속도가 느려지게 된다.The present invention relates to a high-speed sense amplifier circuit for reducing the delay time of the sensing operation in the sense amplifier circuit of the DRAM (Dynamic Raandom Access Memory), the conventional DRAM sense amplifier circuit is a bit line pair BL ₁ , due to parasitic capacitance. When is selected, the sensing time by the load transistor and the sense amplifier group is long, and the waiting time until the voltage of the output node is sufficiently increased before the main amplifier is operated increases the overall sensing speed.

본 발명은 느려지는 센싱시간을 줄이기 위해 센스앰프군의 부하 트랜지스터쌍을 각 센스앰프마다 따로두고 앰프의 출력노드와 주앰프를 분리하는 스위치 트랜지스터를 둠으로써 쎈스앰프 출력노드에 생기하는 기생 캐피시턴스가 센스앰프에 큰부하로써 작용하는 영향을 없애어 센스앰프의 센싱속도가 빨라지게 하여 좀더 개선된 센싱속도를 얻을 수 있게한 고속센스앰프회로를 제공하는 것이다.According to the present invention, a parasitic capacitance generated in a pulse amplifier output node by setting a pair of load transistors of a sense amplifier group for each sense amplifier and a switch transistor that separates an output node and a main amplifier of each amplifier in order to reduce a slow sensing time. It is to provide a high-speed sense amplifier circuit that eliminates the effect of a large load on the sense amplifier to increase the sensing speed of the sense amplifier to obtain a more improved sensing speed.

Description

고속 센스앰프회로High speed sense amplifier circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제3도는 본 발명의 센스앰프회로도를 나타낸 도면.3 shows a sense amplifier circuit diagram of the present invention.

제4도의 (가) 내지 (아)는 제3도에서의 설명을 위한 신호 파형도.(A) to (h) of FIG. 4 are signal waveform diagrams for explanation in FIG.

Claims (5)

DRAM 센스 앰프회로에 있어서, 비트라인쌍(BL₁), ()을 위해 구성한 제1센스램프수단(100)과, 비트라인쌍(BL₂), ()을 위해 구성한 제23램프수단(200)과, 비트라인쌍(BLn), ()을 위해 구성한 제2센스램프수단(300)과, 칼럼디코더로 부터 출력되는 신호파형을 D만큼 지연시켜서 지연된 신호파형에 의해 트랜지스터를 온 상태로 만드는 지연수단(17), (27), (N7)을 포함하는 것을 특징으로 하는 고속 센스앰프회로.In a DRAM sense amplifier circuit, a bit line pair BL ₁ , ( ), The first sense lamp means 100 and the bit line pair BL ₂ , ( Twenty-third ramp means 200, bit line pair BLn, ( Delay means (17), (27), (N7) for delaying the signal waveform output from the column decoder by D and turning the transistor on by the delayed signal waveform. A high speed sense amplifier circuit comprising a). 제1항에 있어서, 제1센스램프수단(100)은 트랜지스터(101)의 게이트를 트랜지스터(102)의 드레인에, 트랜지스터(102)의 게이트를 트랜지스터(101)의 드레인에 각각 접속하고, 상기 트랜지스터(101), (102)의소오스는제1전원단자(V_DD1접속하여, 트랜지스터(103)의 드레인과 소오소를 상기 트랜지스터 (101)(102)의 드레인에, 그리고 트랜지스터(103)의 게이트를 트랜지스터(11), (12)의 게이트와 컬럼디코더의 출력라인단자(YS₁)에 각각 접속하고, 트랜지스터(15), (16)의 드레인과 소오스는 상기 트랜지스터(101), (102)의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(15), (16)의 게이트를 지연수단(17)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.The method of claim 1, wherein the first sense lamp means 100 is connected to the gate of the transistor 101 to the drain of the transistor 102, the gate of the transistor 102 to the drain of the transistor 101, respectively, The sources of (101) and (102) are connected to the first power supply terminal (V _{DD1) to} connect the drain and source of the transistor 103 to the drain of the transistors 101 and 102 and the gate of the transistor 103. The gates of the transistors 11 and 12 and the output line terminals YS ₁ of the column decoder are respectively connected, and the drains and the sources of the transistors 15 and 16 are drains of the transistors 101 and 102, respectively. And input terminals of the main amplifier 30 ( And (A), and the gates of the transistors (15) and (16) are connected to delay means (17). 제1항에 있어서, 제2센스램프수단(200)은 트랜지스터(201)의 게이트를 트랜지스터(202)의 드레인에, 트랜지스터(202)의 게이트를 트랜지스터(201)의 드레인에 각각 접속하고, 상기 트랜지스터(201), (202)의 소오스는 제1전원단자(V_DD1)에 접속하여, 트랜지스터(203)의 드레인과 소오스를 상기 트랜지스터(201), (202)의 드레인에, 그리고 트랜지스터(203)의 게이트를 트랜지스터(21), (22)의 게이트와 컬럼디코더의 출력라인단자(YS₁)에 각각 접속하고, 트랜지스터(25), (26)의 드레인과 소오스는 상기 트랜지스터(201), (202)의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(25), (26)의 게이트를 지연수단(27)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.The method of claim 1, wherein the second sense lamp means 200 is connected to the gate of the transistor 201 to the drain of the transistor 202, the gate of the transistor 202 to the drain of the transistor 201, respectively, Sources 201 and 202 are connected to the first power supply terminal V _DD1 to drain and source the transistor 203 to the drains of the transistors 201 and 202, and A gate is connected to the gates of the transistors 21 and 22 and the output line terminals YS ₁ of the column decoder, respectively, and the drains and sources of the transistors 25 and 26 are the transistors 201 and 202, respectively. Of the drain and the input terminal of the main amplifier 30 ( And (A), and the gates of the transistors (25) and (26) are connected to delay means (27). 제1항에 있어서, 제3센스램프수단(300)은 트랜지스터()의 게이트를 트랜지스터()의 드레인에, 트랜지스터()의 게이트를 트랜지스터()의 드레인에 각각 접속하고, 상기 트랜지스터(), ()의 소오스는 제1전원단자(V_DD1)에 접속하여, 트랜지스터()의 드레인과 소오스를 상기 트랜지스터(), ()의 드레인에, 그리고 트랜지스터()의 게이트를 트랜지스터(N₁), (N₂)의 드레인과 소오스는 상기 트랜지스터 (), ()의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(N₅), (N₆)의 게이트를 지연수단(N₇)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.The method of claim 1, wherein the third sense lamp means 300 is a transistor ( Gate of transistor At the drain of the transistor ( Gate of transistor Are respectively connected to the drains of the ), ( Source is connected to the first power supply terminal (V _DD1 ) and the transistor ( Drain and source of the transistor ( ), ( At the drain and transistor ( The gate and the drain of the transistors (N ₁ ) and (N ₂ ) are the transistors ( ), ( Drain and the input terminal of the main amplifier (30) And (A), and the gates of the transistors (N ₅ ) and (N ₆ ) are connected to delay means (N ₇ ). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.