KR930014585A - 고속 센스앰프회로 - Google Patents

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KR930014585A
KR930014585A KR1019910024254A KR910024254A KR930014585A KR 930014585 A KR930014585 A KR 930014585A KR 1019910024254 A KR1019910024254 A KR 1019910024254A KR 910024254 A KR910024254 A KR 910024254A KR 930014585 A KR930014585 A KR 930014585A
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권종기
송원철
김홍주
김대용
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경상현
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract

본 발명은 DRAM(Dynamic Raandom Access Memory)의 센스앰프 회로에서의 센싱동작의 지연시간을 줄이기 위한 고속 센스 앰프회로에 관한 것으로서, 종래의 DRAM 센스 앰프회로는 기생 캐패시턴스로 인해 비트라인 쌍 BL1,가 선택된 경우에 부하 트랜지스터와 센스앰프군에 의한 센싱시간이 길어져 주앰프가 동작하기전 출력노드의 전압이 충분히 벌어질때까지 기다리는 시간이 길어져 전체 센싱속도가 느려지게 된다.
본 발명은 느려지는 센싱시간을 줄이기 위해 센스앰프군의 부하 트랜지스터쌍을 각 센스앰프마다 따로두고 앰프의 출력노드와 주앰프를 분리하는 스위치 트랜지스터를 둠으로써 쎈스앰프 출력노드에 생기하는 기생 캐피시턴스가 센스앰프에 큰부하로써 작용하는 영향을 없애어 센스앰프의 센싱속도가 빨라지게 하여 좀더 개선된 센싱속도를 얻을 수 있게한 고속센스앰프회로를 제공하는 것이다.

Description

고속 센스앰프회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 센스앰프회로도를 나타낸 도면.
제4도의 (가) 내지 (아)는 제3도에서의 설명을 위한 신호 파형도.

Claims (5)

  1. DRAM 센스 앰프회로에 있어서, 비트라인쌍(BL1), ()을 위해 구성한 제1센스램프수단(100)과, 비트라인쌍(BL2), ()을 위해 구성한 제23램프수단(200)과, 비트라인쌍(BLn), ()을 위해 구성한 제2센스램프수단(300)과, 칼럼디코더로 부터 출력되는 신호파형을 D만큼 지연시켜서 지연된 신호파형에 의해 트랜지스터를 온 상태로 만드는 지연수단(17), (27), (N7)을 포함하는 것을 특징으로 하는 고속 센스앰프회로.
  2. 제1항에 있어서, 제1센스램프수단(100)은 트랜지스터(101)의 게이트를 트랜지스터(102)의 드레인에, 트랜지스터(102)의 게이트를 트랜지스터(101)의 드레인에 각각 접속하고, 상기 트랜지스터(101), (102)의소오스는제1전원단자(VDD1접속하여, 트랜지스터(103)의 드레인과 소오소를 상기 트랜지스터 (101)(102)의 드레인에, 그리고 트랜지스터(103)의 게이트를 트랜지스터(11), (12)의 게이트와 컬럼디코더의 출력라인단자(YS1)에 각각 접속하고, 트랜지스터(15), (16)의 드레인과 소오스는 상기 트랜지스터(101), (102)의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(15), (16)의 게이트를 지연수단(17)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.
  3. 제1항에 있어서, 제2센스램프수단(200)은 트랜지스터(201)의 게이트를 트랜지스터(202)의 드레인에, 트랜지스터(202)의 게이트를 트랜지스터(201)의 드레인에 각각 접속하고, 상기 트랜지스터(201), (202)의 소오스는 제1전원단자(VDD1)에 접속하여, 트랜지스터(203)의 드레인과 소오스를 상기 트랜지스터(201), (202)의 드레인에, 그리고 트랜지스터(203)의 게이트를 트랜지스터(21), (22)의 게이트와 컬럼디코더의 출력라인단자(YS1)에 각각 접속하고, 트랜지스터(25), (26)의 드레인과 소오스는 상기 트랜지스터(201), (202)의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(25), (26)의 게이트를 지연수단(27)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.
  4. 제1항에 있어서, 제3센스램프수단(300)은 트랜지스터()의 게이트를 트랜지스터()의 드레인에, 트랜지스터()의 게이트를 트랜지스터()의 드레인에 각각 접속하고, 상기 트랜지스터(), ()의 소오스는 제1전원단자(VDD1)에 접속하여, 트랜지스터()의 드레인과 소오스를 상기 트랜지스터(), ()의 드레인에, 그리고 트랜지스터()의 게이트를 트랜지스터(N1), (N2)의 드레인과 소오스는 상기 트랜지스터 (), ()의 드레인과 주앰프(30)의 입력단자(), (A)에 각각 접속하고, 상기 트랜지스터(N5), (N6)의 게이트를 지연수단(N7)에 접속하여서 구성됨을 특징으로 하는 고속 센스 앰프 회로.
  5. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910024254A 1991-12-24 1991-12-24 Dram 어레이의 센스앰프회로 KR940008149B1 (ko)

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