JPH07122991B2 - DRAM array sense amplifier - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）のセンスアンプにおけるセンシン
グ動作の遅延時間を低減させるための高速センスアンプ
に関する。BACKGROUND OF THE INVENTION The present invention relates to a DRAM (Dynamic Ra
high speed sense amplifier for reducing the delay time of the sensing operation in the sense amplifier of the (ndom Access Memory).

【０００２】[0002]

【従来の技術】一般に、ＤＲＡＭアレイには、主アンプ
の他に、第１、第２のセンスアンプ群がある。第１のア
ンプ群は、選択されたビットライン（例えば、ＢＬ ₁ ，
／ＢＬ ₁ （本明細書では、負論理を表わす符号として／
を用いる。以下同じ。））信号などの間に生ずる微妙な
ずれを増幅するセンスアンプ群（図示せず）である。ま
た、第２のセンスアンプ群は、図１に示すセンスアンプ
Ｓ ₁ ，Ｓ ₂ ，…Ｓ _n からなるセンスアンプ群である。な
お、本明細書においては、センスアンプとは、特にこと
わらないかぎり、第２のセンスアンプ群に属するセンス
アンプをいうものとする。 2. Description of the Related Art Generally, a DRAM array has a main amplifier.
Besides, there are first and second sense amplifier groups. First a
The pump group includes selected bit lines (for example, BL ₁ ,
/ BL ₁ (In the present specification, / BL ₁
To use. same as below. )) Delicate between signals
It is a sense amplifier group (not shown) that amplifies the deviation. Well
The second sense amplifier group is the sense amplifier shown in FIG.
A sense amplifier group consisting of S ₁ , S ₂ , ... S _n . Na
In this specification, the sense amplifier is especially
Sense belonging to the second sense amplifier group unless otherwise specified
It means an amplifier.

【０００３】図１に示す従来のセンスアンプは、１対の
Ｐチャンネル型ＭＯＳトランジスタ １０１，１０２のゲ
ート端子に、上記トランジスタ１０１，１０２のドレイ
ン端子をそれぞれ連結し、上記トランジスタ１０１，１
０２のソース端子は、第１電源Ｖ _DD に連結して、メモリ
アレイの全てのビットライン対ＢＬ ₁ ，／ＢＬ ₁ …Ｂ
Ｌ _n ，／ＢＬ _n の２番目センスアンプ群の共通負荷トラン
ジスタに用いている。また、点線で表示された部分
Ｓ ₁ ，Ｓ ₂ ，…Ｓ _n は、メモリ以外の第２のセンスアンプ
群の各センスアンプとして設けられ、それぞれのセンス
アンプＳ ₁ ，Ｓ ₂ ，…Ｓ _n は、４個のＮチャンネル型ＭＯ
Ｓトランジスタなどから構成される。 The conventional sense amplifier shown in FIG . 1 has a pair of sense amplifiers.
The P-channel type MOS transistors 101 and 102
The drain of the transistors 101 and 102 is connected to the gate terminal.
The transistor 101, 1
The source terminal of 02 is connected to the first power supply V _DD ,
All bit line pairs BL ₁ , / BL ₁ ... B of the array
The common load transistor of the second sense amplifier group of L _n and / BL _n
It is used as a register. Also, the part displayed with a dotted line
S ₁ , S ₂ , ... S _n are second sense amplifiers other than the memory
It is provided as each sense amplifier of the group, and each sense
The amplifiers S ₁ , S ₂ , ... S _n are four N-channel type MO
It is composed of an S transistor and the like.

【０００４】センスアンプＳ₁内のトランジスタ１３と
１４は、ビットライン対ＢＬ₁と／ＢＬ₁の信号電圧を電
流に変換する役割をしている。そして、トランジスタ１
１と１２は、当該ビットラインＢＬ₁，／ＢＬ₁が選択さ
れる場合に、ＢＬ₁，／ＢＬ₁の信号に当該の電流を出力
側に伝達して、当該ビットラインＢＬ₁，／ＢＬ₁が選択
されない場合には、ビットライン信号が伝達されるのを
遮断する役割をする。Transistors 13 and 14 in the sense amplifier S ₁ serve to convert the signal voltage of the bit line pair BL ₁ and / BL ₁ into a current. And transistor 1
When the bit lines BL ₁ and / BL ₁ are selected, 1 and 12 transmit the corresponding current to the signals of BL ₁ and / BL ₁ to the output side, and the bit lines BL ₁ and / BL ₁ If is not selected, the bit line signal is blocked from being transmitted.

【０００５】一方、ＰチャンネルＭＯＳトランジスタ１
００は、制御信号ＣＮＴＬ₁及びＣＮＴＬ₂により、主ア
ンプ３０が動作する前に両出力端子１１１，１１２の電
圧を同一のレベルに取る役割をする。On the other hand, the P-channel MOS transistor 1
00, the control signal CNTL ₁ and CNTL _2, the main amplifier 30 serves that preparative voltage between the output terminals 111 and 112 to the same level before the operation.

【０００６】[0006]

【発明が解決しようとする課題】前述したように、従来
のメモリアレイのセンスアンプは、各ビットライン対
（ＢＬ₁，／ＢＬ₁ ），…（ＢＬ_n，／ＢＬ_n ）のための第
２のセンスアンプ群Ｓ₁，Ｓ₂，…Ｓ_nの両出力ノード１
１１，１１２に寄生キャパシタンス１０，２０が連結さ
れている。As described above , the sense amplifier of the conventional memory array has the bit line pair
Both output nodes 1 of the second sense amplifier groups S ₁ , S ₂ , ..., S _n for ( BL ₁ , / BL ₁ ) , ... ( BL _n , / BL _n ).
Parasitic capacitances 10 and 20 are connected to 11 and 112.

【０００７】この寄生キャパシタンス１０，２０は、セ
ンスアンプ群Ｓ₁，Ｓ₂…Ｓ_nの両出力ノード１１１，１
１２から主アンプ３０の入力端子Ａ，／Ａに及ぶメタル
ラインによる寄生キャパシタンスである。The parasitic capacitances 10 and 20 are connected to both output nodes 111 and _{1 of} the sense amplifier groups S ₁ , S ₂ ... S _n.
12 is a parasitic capacitance due to a metal line extending from 12 to the input terminals A and / A of the main amplifier 30.

【０００８】この寄生キャパシタンスにより、ビットラ
イン対ＢＬ₁，／ＢＬ₁が選択された場合に、負荷トラン
ジスタ１０１，１０２とセンスアンプＳ₁によるセンシ
ング時間が長くなるので、主アンプ３０が動作する前
に、出力ノード１１１の電圧と出力ノード１１２の電圧
の間に十分な差が発生するまで待つのに所要される時間
が長くなるために、全体センシング速度が遅くなるよう
になる。Due to this parasitic capacitance, when the bit line pair BL ₁ and / BL ₁ is selected, the sensing time by the load transistors 101 and 102 and the sense amplifier S ₁ becomes long, so that before the main amplifier 30 operates. Since the time required to wait until a sufficient difference occurs between the voltage of the output node 111 and the voltage of the output node 112 becomes long, the overall sensing speed becomes slow.

【０００９】図２は、図１の回路動作を説明するための
信号波形図である。FIG. 2 is a signal waveform diagram for explaining the circuit operation of FIG.

【００１０】同図において、（Ａ）は、カラムデコーダ
ー１２０のアドレス入力端子Ａ₁〜Ａ_mに入力されるアド
レス入力波形、（Ｂ）は、アドレス入力によるカラムデ
コーダー１２０のＹＳ₁出力端子に表われる波形（ビッ
トラインＢＬ₁，／ＢＬ₁が選択される場合である）、
（Ｃ）は、メモリアレイ内の第１のセンスアンプ群（公
知のビットラインセンスアンプ群：図示せず）により増
幅されたビットラインＢＬ₁，／ＢＬ₁信号が展開される
のを示している。そして、（Ｄ）は、ＥＱ端子へ入力さ
れる波形であり、（Ｅ）は、制御信号端子ＣＮＴＬ₁，
ＣＮＴＬ₂へ入力される波形を示し、（Ｆ）は、センス
アンプの出力波形を表わしたものである。寄生キャパシ
タンス１０，２０により、第２センスアンプ群のセンス
アンプのセンシング時間がＴ₁（図２の（Ｆ））と同様
に遅くなることが分る。In the figure, (A) shows an address input waveform input to the address input terminals A ₁ -A _m of the column decoder 120, and (B) shows the YS ₁ output terminal of the column decoder 120 by address input. Waveform (when bit lines BL ₁ and / BL ₁ are selected),
(C) shows that the bit line BL ₁ , / BL ₁ signals amplified by the first sense amplifier group (known bit line sense amplifier group: not shown) in the memory array are expanded. . And (D) is a waveform input to the EQ terminal, and (E) is a control signal terminal CNTL ₁ ,
The waveform input to CNTL ₂ is shown, and (F) shows the output waveform of the sense amplifier. It can be seen that due to the parasitic capacitances 10 and 20, the sensing time of the sense amplifiers in the second sense amplifier group is delayed like T ₁ ((F) of FIG. 2).

【００１１】このように、従来の回路では、センシング
時間が遅れるという問題があった。As described above, the conventional circuit has a problem that the sensing time is delayed.

【００１２】本発明の目的は、センシング時間が短いＤ
ＲＡＭの高速センスアンプを提供することにある。It is an object of the present invention, D sensing time is not short
It is to provide a high-speed sense amplifier for RAM.

【００１３】[0013]

【課題を解決するための手段】このような目的を達成す
るために、本発明においては、メモリアレイ内の第２の
センスアンプ群の各センスアンプ毎、負荷トランジスタ
対を別において、第２のセンスアンプ群の各センスアン
プの出力ノードと主アンプを分離するスイッチトランジ
スタを備えることにより、図１のセンスアンプ出力ノー
ド１１１，１１２に発生する寄生キャパシタンス１０，
２０がセンスアンプに大きい負荷として作用する影響を
なくして、第２センスアンプ群のセンシング速度が速く
なるようにしている。そして、このスイッチトランジス
タを、第２のセンスアンプ群の出力ノード対１１１，１
１２の信号レベルが充分に隔たりができた上で、オン
（ＯＮ）させ、その出力ノード対の電圧差を主アンプに
加えることにより、ずっと改善されたセンシングが得ら
れるようにしている。In order to achieve such an object, in the present invention, the second sense amplifier group of the second sense amplifier group in the memory array is provided with a second load transistor pair for each sense amplifier. By providing a switch transistor for separating the output node of each sense amplifier of the sense amplifier group and the main amplifier, the parasitic capacitance 10 generated at the sense amplifier output nodes 111 and 112 in FIG.
The effect of 20 acting as a large load on the sense amplifiers is eliminated to increase the sensing speed of the second sense amplifier group. Then, this switch transistor is connected to the output node pair 111, 1 of the second sense amplifier group.
Twelve signal levels are well separated and then turned on and the voltage difference across their output node pair is applied to the main amplifier to provide much improved sensing.

【００１４】[0014]

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図３は、本発明のセンスアンプの一実施例
の構成を示す回路図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 3 is a circuit diagram showing the configuration of an embodiment of the sense amplifier of the present invention.

【００１５】本実施例のセンスアンプＳＡ ₁ ，ＳＡ ₂ ，…
ＳＡ _n は、ＤＲＡＭアレイの第２のセンスアンプ群を構
成するセンスアンプとしてＮ個用いられ、Ｎ組のビット
ライン対（ＢＬ ₁ ，／ＢＬ ₁ ），（ＢＬ ₂ ，／ＢＬ ₂ ），…
（ＢＬ _n ，／ＢＬ _n ）とそれぞれ連結される。そして、本
実施例では、Ｎ個のセンスアンプＳＡ ₁ ，ＳＡ ₂ ，…ＳＡ
_n は、それぞれに対応して設けられる、Ｎ個のセンスバ
ックアップ回路１００，２００，…Ｎ００と、カラムデ
コーダー１２０の出力信号ＹＳ ₁ ，ＹＳ ₂ ，…ＹＳ _N をそ
れぞれ遅延させて、対応するセンスバックアップ回路１
００，２００，…Ｎ００に伝達する遅延素子１７，２
７，…Ｎ７とを有する。 Sense amplifiers SA ₁ , SA ₂ , ... Of this embodiment
SA _n constitutes the second sense amplifier group of the DRAM array.
N sets of bits are used as sense amplifiers
Line pair (BL ₁ , / BL ₁ ), (BL ₂ , / BL ₂ ), ...
(BL _n , / BL _n ) respectively. And the book
In the embodiment, N sense amplifiers SA ₁ , SA ₂ , ... SA are provided.
_n is the N sense bars provided corresponding to each.
The backup circuits 100, 200, ... N00 and the column
Output signal YS ₁ coder 120, YS _2, its a ... YS _N
Sense backup circuit 1 with corresponding delay
00, 200, ... Delay elements 17, 2 for transmitting to N00
7, ... N7.

【００１６】本発明は、図３のように、ビットライン対
ＢＬ₁，／ＢＬ₁のため、センスバックアップ回路１００
内のトランジスタ１０１と１０２について、互いのゲー
トとドレーンをそれぞれ接続し、トランジスンタ１０
１，１０２のソースは、第１電源Ｖ_DD1に接続する。ビ
ットライン対ＢＬ₂，／ＢＬ₂のためには、トランジスタ
２０１，２０２を利用して、同じ方法で接続する。ま
た、ビットライン対ＢＬ_n，／ＢＬ_nのためには、トラン
ジスタＮ０１，Ｎ０２を利用して、同じ方法で接続す
る。このようにして、すべてのビットラインのセンスア
ンプごとに、ＰチャンネルＭＯＳ負荷トランジスタをそ
れぞれ別に置く。According to the present invention, as shown in FIG. 3, since the bit line pair BL ₁ , / BL ₁ is used, the sense backup circuit 100 is provided.
Transistors 101 and 102 in the transistor 10
The sources of 1, ₁₀₂ are connected to the first power supply V _DD1 . For the bit line pair BL ₂ , / BL ₂ , transistors 201, 202 are used and connected in the same way. Further, for the bit line pair BL _n , / BL _n , transistors N0 1 and N0 2 are used to connect in the same manner. In this way, P-channel MOS load transistors are separately provided for the sense amplifiers of all bit lines .

【００１７】センスアンプＳＡ ₁ ，ＳＡ ₂ ，…ＳＡ _n につ
いて、センスアンプＳＡ ₁ を例にとっ て、さらに説明す
る。センスアンプＳＡ ₁ ，について見ると、図１に示す
既存センスアンプと同様に、図３に示すように、ビット
ラインＢＬ₁，／ＢＬ₁のために、ＮチャンネルＭＯＳト
ランジスタ１１，１２のソースにトランジスタ１３，１
４のドレーンをそれぞれ接続して、トランジスタ１３，
１４のソースは第２電源Ｖ_ssに接続し、トランジスタ１
１，１２のドレーンはトランジスタ１０１と１０２のド
レーンに接続し、ノード１１１，１１２を構成する。ま
た、トランジスタ１３のゲートはビットラインＢＬ
₁に、そしてトランジスタ１４のゲートはビットライン
ＢＬ₁に接続し、トランジスタ１１と１２のゲートはカ
ラムデコーダー１２０の出力ライン端子ＹＳ₁に接続す
る。[0017] The sense amplifier _{SA 1, SA 2, ... SA} n Nitsu
Stomach, taking the sense amplifier SA ₁ as an example, it is further explained
It Looking at the sense amplifier SA ₁ , as in the existing sense amplifier shown in FIG. 1, as shown in FIG. 3, the source of the N-channel MOS transistors 11, 12 is a transistor for the bit lines BL ₁ , / BL _1. 13, 1
Connect the drains of 4 to the transistors 13,
The source of 14 is connected to the second power supply V _ss , and the transistor 1
The drains of 1 and 12 are connected to the drains of the transistors 101 and 102 to form nodes 111 and 112. The gate of the transistor 13 is the bit line BL.
₁ , and the gate of the transistor 14 is connected to the bit line BL ₁ , and the gates of the transistors 11 and 12 are connected to the output line terminal YS ₁ of the column decoder 120.

【００１８】また、センスバックアップ回路１００は、
センスアンプＳＡ ₁ が動作する前に両出力ノード１１
１，１１２を同じ電圧レベルに取るために、ドレーンと
ソースが両出力ノード１１１，１１２に接続が接続され
たイコライザトランジスタ１０３を有する。そして、セ
ンスバックアップ回路１００は、センスアンプＳＡ ₁ の
出力ノード対１１１，１１２の信号を、主アンプ３０の
入力ノード／Ａ，Ａに伝達するスイッチの役割をするＮ
チャンネルＭＯＳトランジスタ１５，１６と、各スイッ
チのオン、オフを制御するためにカラムデコーダー１２
０から信号を受け、出力ノード１１１と１１２の電圧差
が適当になるまで遅延させ、トランジスタ１５，１６の
ゲートに伝達する遅延素子１７とを有する。Further, the sense backup circuit 100 is
Before the sense amplifier SA ₁ operates, both output nodes 11
In order to take the 1,112 in the same voltage level, and the drain
The source is connected to both output nodes 111 and 112
It has an equalizer transistor 103. Then, the
The sense backup circuit 100 serves as a switch for transmitting the signals of the output node pair 111, 112 of the sense amplifier SA ₁ to the input nodes / A, A of the main amplifier 30.
The channel MOS transistors 15 and 16 and the column decoder 12 for controlling on / off of each switch
It has a delay element 17 which receives a signal from 0, delays it until the voltage difference between the output nodes 111 and 112 becomes appropriate, and transmits it to the gates of the transistors 15 and 16.

【００１９】ビットラインＢＬ₂，／ＢＬ₂のためのセン
スアンプＳＡ ₂ を、トランジスタ２０１，２０２，２０
３，２１，２２，２３，２４，２５，２６及び遅延素子
２７を利用して構成し、これらの要素を、ビットライン
ＢＬ₂，／ＢＬ₂ と前述したように接続する。また、トラ
ンジスタＮ０１，Ｎ０１，Ｎ０３，Ｎ１，Ｎ２，Ｎ３Ｎ
４，Ｎ５，Ｎ６及び遅延素子Ｎ７を利用して、ビットラ
インＢＬ_n，／ＢＬ_nのためのセンスアンプＳＡ _n を構成
する。[0019] Sen for the bit line BL _2, / BL ₂
The Suanpu SA _2, transistor 201,202,20
3,21,22,23,24,25,26 and configured using a delay element 27, these elements, the bit lines BL _2, connected as described above and / BL _2. In addition, transistors N0 1 , N0 1 , N0 3 , N 1 , N 2 , N 3 N
4 , N 5 , N 6 and the delay element N7 are used to form a sense amplifier SA _n for the bit lines BL _n , / BL _n .

【００２０】上記のように構成された本発明の作用効果
を、図３と図４を参照して、詳細に説明すれば、次のよ
うである。The operation and effect of the present invention configured as described above will be described in detail with reference to FIGS. 3 and 4.

【００２１】まづ、カラムデコーダー１２０のアドレス
入力端子Ａ₁…Ａ _m に、図４の（Ａ）と同様のアドレス入
力波形が入ってこない時には、トランジスタ１１，１２
が不導通にされ、トランジスタ１０３が導通されるの
で、出力ノード１１１，１１２は、図４の（Ｇ）の波形
より分るように、Ｖ_DD1−Ｖ_Tで一定に保持される。ここ
で、Ｖ_Tは、トランジスタ１０１，１０２のスレシホー
ルド（threshold)電圧を表わす。[0021] Madzu, to the address input terminal A ₁ ... A _m of column decoder 120, when no not enter the same address input waveform (A) of FIG. 4, the transistors 11 and 12
Is made non-conductive, and the transistor 103 is made conductive, so that the output nodes 111 and 112 are held constant at V _DD1 -V _T , as can be seen from the waveform of (G) in FIG. Here, V _T represents a threshold voltage of the transistors 101 and 102.

【００２２】一方、ビットラインＢＬ₁，／ＢＬ₁を選択
するための図４の（Ａ）のようなアドレス入力波形が、
カラムデコーダー１２０のアドレス入力端子Ａ₁…Ａ_mに
入力されれば、一定のデコーディング時間Ｔ_dを経た
後、図４（Ｂ）のような波形が、カラムデコーダー１２
０の出力端子ＹＳ₁に出力される。On the other hand, an address input waveform as shown in FIG. 4A for selecting the bit lines BL ₁ and / BL ₁ is
If it is inputted to the address input terminal A ₁ ... A _m of column decoder 120, after a predetermined decoding time T _d, the waveform shown in FIG. 4 (B), the column decoder 12
0 is output to the output terminal YS ₁ .

【００２３】また、図４の（Ａ）のようなアドレス入力
波形が入ってくるようになると、メモリアレイ内にある
第１のセンスアンプ（図示しない）の動作により、図４
の（Ｃ）のような信号波形がビットラインＢＬ₁，／Ｂ
Ｌ₁に提供される。Further, when the address input waveform as shown in FIG. 4A comes in, the operation of the first sense amplifier (not shown) in the memory array causes the operation of FIG.
The signal waveform is a bit line BL _1, such as (C), / B
Provided to L ₁ .

【００２４】このように、図４の（Ｂ）のようなアドレ
ス入力波形がセンスバックアップ回路１００内の各トラ
ンジスタ１１，１２，１０３のゲートに、そして、図４
の（Ｃ）のようなビットラインＢＬ₁，／ＢＬ₁の信号波
形がトランジスタ１３，１４のゲートにそれぞれ入力さ
れると、トランジスタ１１と１２は、導通され、トラン
ジスタ１０３は不導通にされる。As described above, the address input waveform as shown in FIG. 4B is applied to the gates of the transistors 11, 12, and 103 in the sense backup circuit 100, and as shown in FIG.
When the signal waveforms of the bit lines BL ₁ and / BL ₁ as shown in (C) are input to the gates of the transistors 13 and 14, the transistors 11 and 12 are turned on and the transistor 103 is turned off.

【００２５】ここで、図４の（Ｃ）信号波形を見ると、
ビットラインＢＬ₁の電圧がビットライン／ＢＬ₁の電圧
より少し高いために、トランジスタ１１，１３を通じて
流れる電流が、トランジスタ１２，１４を通じて流れる
電流より多くなる。Here, looking at the (C) signal waveform of FIG.
For the voltage of the bit line BL ₁ is slightly higher than the voltage of the bit line / BL _1, the current flowing through the transistor 11 and 13, it becomes larger than the current flowing through the transistors 12 and 14.

【００２６】また、図１で説明した、ノード１１１と１
１２に大きい負荷を作用されたメタルラインによる寄生
キャパシタンス１０，２０が、図３のノード１１１と１
１２には負荷として作用しないので、ノード１１１と１
１２の電圧差は瞬間的に隔たりができて、ノード１１１
の電圧がノード１１２の電圧より低くなり、トランジス
タ１０１と１０２の各ゲートが相互のドレーンに連結さ
れ正帰還を形成しているので、ノード１１１とノード１
１２の電圧差は、図４の（Ｇ）のようにますます大きく
なる。The nodes 111 and 1 described with reference to FIG.
The parasitic capacitances 10 and 20 due to the metal line subjected to a large load on node 12 are connected to nodes 111 and 1 of FIG.
12 does not act as a load, so nodes 111 and 1
The voltage difference of 12 can be separated instantaneously, and
Becomes lower than the voltage of the node 112, and the gates of the transistors 101 and 102 are connected to the drains of each other to form positive feedback.
The voltage difference of 12 becomes larger as shown in FIG.

【００２７】一方、図４の（Ｅ）のような信号波形がＥ
Ｑ端子に入力しながら、図４の（Ｂ）のようなカラムデ
コーダー１２０の出力信号波形が遅延素子１７により、
出力ノード対１１１，１１２の信号が所定の基準レベル
に到るのに必要な時間Ｄだけ遅延された図４の（Ｄ）の
ような信号波形が、トランジスタ１５と１６のゲートに
加えられると、トランジスタ１５と１６は導通状態にな
る。On the other hand, the signal waveform as shown in FIG.
While the input to the Q terminal, the output signal waveform of the column decoder 120 as shown in FIG. 4 (B) is a delay element 17,
When a signal waveform as shown in FIG. 4D delayed by the time D required for the signals of the output node pair 111 and 112 to reach a predetermined reference level is applied to the gates of the transistors 15 and 16, The transistors 15 and 16 become conductive.

【００２８】これによって、ノード１１１，１１２に
は、メタルライン寄生キャパシタンス１０，２０が連結
される結果を持つようになり、図４の（Ｇ）のように、
ノード１１１の電圧は急激に低くなり、ノード１１２の
電圧が相対的に徐々に低くくなる。As a result, the nodes 111 and 112 have a result that the metal line parasitic capacitances 10 and 20 are connected, and as shown in FIG.
The voltage of node 111 sharply decreases, and the voltage of node 112 relatively gradually decreases.

【００２９】この時、図４の（Ｆ）のような信号波形
が、制御信号端子ＣＮＴＬ₁，ＣＮＴＬ₂に入力される
と、主アンプ３０が動作するようになるが、主アンプ３
０の入力になるノード１１１，１１２の適当な電圧差に
より、ノード１１３，１１４の電圧は瞬間的に隔たりが
生じるために、ノード１１４の電圧は一層高くなり、ノ
ード１１３の電圧は一層低くなるようになる（図４の
（Ｈ）参照）。At this time, when a signal waveform as shown in FIG. 4F is input to the control signal terminals CNTL ₁ and CNTL ₂ , the main amplifier 30 operates, but the main amplifier 3 operates.
Since the voltages of the nodes 113 and 114 are momentarily separated by an appropriate voltage difference between the nodes 111 and 112 that become 0 inputs, the voltage of the node 114 becomes higher and the voltage of the node 113 becomes lower. (See (H) of FIG. 4).

【００３０】その後、ノード１１１とノード１１２の電
圧は、ノード１１３，１１４の影響を受け、ノード１１
３，１１４の電圧と、それぞれほぼ同じレベル（図４の
（Ｇ）参照）になる。After that, the voltages of the nodes 111 and 112 are influenced by the nodes 113 and 114, and the voltage of the node 11 is increased.
The voltages of 3 and 114 are almost the same level (see (G) of FIG. 4).

【００３１】なお、センスバックアップ回路２００と、
センスバックアップ回路３００の動作過程とは、前述し
たセンスバックアップ回路１００の動作過程と同一なの
で、説明を省略する。In addition, the sense backup circuit 200 ,
Since the operation process of the sense backup circuit 300 is the same as the operation process of the sense backup circuit 100 described above, description thereof will be omitted.

【００３２】[0032]

【発明の効果】こうして、本発明によれば、次の効果が
期待できる。As described above, according to the present invention, the following effects can be expected.

【００３３】第１に、センスアンプの負荷トランジスタ
対を、各センスアンプ毎別にして、センスアンプの出力
ノードと主アンプを分離するスイッチトランジスタを備
えることにより、センスアンプのセンシング速度が速く
なる。[0033] First, a load transistor pair of the sense amplifier, and by each sense amplifier by a switch transistor for separating the output node and a main amplifier of the sense amplifier, the sensing speed of the sense amplifier is increased.

【００３４】第２に、スイッチトランジスタをセンスア
ンプの出力ノード対の信号レベルが十分に隔たった後に
オンさせ、その出力ノード対の電圧差を主アンプに加え
ることにより、一層改善されたセンシング速度が得られ
る利点がある。Secondly, the switch transistor is turned on after the signal levels of the output node pair of the sense amplifier are sufficiently separated, and the voltage difference of the output node pair is applied to the main amplifier, thereby further improving the sensing speed. There are advantages to be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来のＤＲＡＭセンスアンプを示す回路図。FIG. 1 is a circuit diagram showing a conventional DRAM sense amplifier .

【図２】（Ａ）〜（Ｆ）は図１における説明するための
信号波形図。2A to 2F are signal waveform diagrams for explanation in FIG.

【図３】本発明のセンスアンプの一実施例の構成を示す
回路図。FIG. 3 is a circuit diagram showing a configuration of an embodiment of a sense amplifier of the present invention.

【図４】（Ａ）〜（Ｈ）は図３における説明のための信
号波形図。4A to 4H are signal waveform diagrams for explanation in FIG.

【符号の説明】[Explanation of symbols]

１００…センスバックアップ回路 ２００…センスバックアップ回路 ３００…センスバックアップ回路 ３０…主アンプ １７，２７，Ｎ７…遅延素子 ＣＮＴＬ₁，ＣＮＴＬ₂…制御信号端子 ＢＬ₁，／ＢＬ₁，ＢＬ₂，／ＢＬ₂，ＢＬ_n，／ＢＬ_n…ビ
ットライン端子 Ａ₁…Ａ_m…アドレス入力端子 １１〜１６，１０１〜１０３…トランジスタ ２１〜２６，２０１〜２０３…トランジスタ Ｎ１〜Ｎ６，Ｎ０１〜Ｎ０３…トランジスタ100 ... Sense backup circuit 200 ... Sense backup circuit 300 ... Sense backup circuit 30 ... Main amplifiers 17, 27, N7 ... Delay elements CNTL ₁ , CNTL ₂ ... Control signal terminals BL ₁ , / BL ₁ , BL ₂ , / BL ₂ , BL _n, / BL _n ... bit line terminals A ₁ ... A _m ... address input terminal 11～16,101～103 ... transistor 21～26,201～203 ... transistor n 1 ~N 6, N0 1 ~N0 3 ... transistor

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 大容 大韓民国大田直轄市中区牧洞現代アパート 103−602 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kim Dao 103-602 Maki-dong Hyundai Apartment, Jung-gu, Daejeon, Republic of Korea

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】Ｎ組のビットライン対（ＢＬ₁，／Ｂ
Ｌ₁ ），（ＢＬ₂，／ＢＬ₂ ），…（ＢＬ_n，／ＢＬ_n ）と
それぞれ連結される、Ｎ個のセンスアンプであって、上
記Ｎ個のセンスアンプの各々は、ビットライン信号によ
ってオン／オフされる電流変化トランジスタＮ３，Ｎ４
と、主アンプ３０の入力端／Ａ，Ａとそれぞれ連結され
る出力ノード対Ｎ１１，Ｎ１２と上記直流変換トランジ
スタＮ３，Ｎ４の間にそれぞれ連結されてカラムデコー
ダー１２０の出力信号によりオン／オフされる伝達トラ
ンジスタＮ１，Ｎ２とを含むものである、ＤＲＡＭアレ
イのセンスアンプにおいて、上記Ｎ個のセンスアップのそれぞれに対応して設けられ
る、Ｎ個のセンスバックアップ回路（１００，２００，
…Ｎ００）と、 上記カラムデコーダー１２０の出力信号（ＹＳ ₁ ，Ｙ
Ｓ ₂ ，…ＹＳ _N ）をそれぞれ遅延させて、対応するセンス
バックアップ回路（１００，２００，…Ｎ００）に伝達
する遅延素子（１７，２７，…Ｎ７）とを有し、 上記センスバックアップ回路（１００，２００，…Ｎ０
０）は、対応する上記センスアンプと、主アンプ３０の
入力端／Ａ，Ａとそれぞれ連結される異なる出力ノード
対１１３，１１４との間にそれぞれ連結され、対応する
上記遅延素子（１７，２７，…Ｎ７）の出力により、上
記出力ノード対（１１１，１１２），（２１１，２１
２），…（Ｎ１１，Ｎ１２）と上記主アンプ３０とを電
気的に接続するか、遮断するかのスイッチングを行な
い、 上記遅延素子（１７，２７，…Ｎ７）は、対応するノー
ド対（１１１，１１２），（２１１，２１２），…（Ｎ
１１，Ｎ１２）の信号が所定の基準レベルに到るに要す
る所定の時間Ｄの間、上記カラムデコーダー１２０の出
力信号（ＹＳ ₁ ，ＹＳ ₂ ，…ＹＳ _N ）をそれぞれ遅延させ
ること を特徴とするＤＲＡＭアレイのセンスアンプ。1. N sets of bit line pairs ( BL ₁ , / B)
_{L 1), (BL 2,} / BL 2), ... (BL n, / BL n) and are respectively connected to a N number of sense amplifiers, each of the upper <br/> Symbol N number of sense amplifiers Are current change transistors N 3 and N 4 that are turned on / off by a bit line signal.
And an output node pair N 11, N 12 connected to the input terminals / A, A of the main amplifier 30 and the DC conversion transistors N 3 , N 4 , respectively, and turned on by the output signal of the column decoder 120. In the sense amplifier of the DRAM array, which includes the transfer transistors N 1 and N 2 that are turned on / off, the sense amplifiers are provided corresponding to each of the N sense ups.
N sense backup circuits (100, 200,
... N00) and the output signal (YS ₁ , YS ) of the column decoder 120.
S ₂ , ... YS _N ) are delayed respectively and the corresponding sense
Transmission to backup circuit (100, 200, ... N00)
, N7, and the sense backup circuit (100, 200, ... N0).
0) corresponds to the corresponding sense amplifier and the main amplifier 30.
Different output nodes connected to input terminals / A and A respectively
Correspondingly connected between the pair 113 and 114, respectively.
By the output of the delay element (17, 27, ... N7),
Output node pair (111, 112), (211, 21)
2), ... (N11, N12) and the main amplifier 30 are electrically connected.
Switch between electrical connection and disconnection.
There, the delay element (17,27, ... N7), the corresponding no
Do pair (111, 112), (211, 212), ... (N
11, N12) signal is required to reach a predetermined reference level
Output of the column decoder 120 for a predetermined time D
Force signals (YS ₁ , YS ₂ , ... YS _N ) are delayed respectively.
The sense amplifier of the DRAM array, wherein the Rukoto. 【請求項２】請求項１において、上記Ｎ個のセンスバッ
クアップ回路（１００，２００，…Ｎ００）は、それぞ
れ同一の回路構成を有し、 センスバックアップ回路Ｎ００は、 上記伝達トランジスタＮ１，Ｎ２と電源Ｖ_DD1 との間に
連結され、センスアンプの負荷として適用する負荷トラ
ンジスタＮ０１，Ｎ０２と、上記カラムデコーダー１２
０の出力により上記出力ノード対Ｎ１１，Ｎ１２の電圧
レベルを同一にするためのイコライザトランジスタＮ０
３と、上記遅延素子Ｎ７の出力により、上記出力ノード
対Ｎ１１，Ｎ１２と上記主アンプ３０との電気的に接続
するか、遮断するかのスイッチングを行なうためのスイ
ッチトランジスタＮ５，Ｎ６とを含むことを特徴とする
ＤＲＡＭアレイのセンスアンプ。2. The method of claim 1, the N sense backup circuit (100,200, ... N00), it
Have the same circuit configuration Re, sense backup circuit N00 is connected between the transfer transistors N 1, N 2 and the power source V _DD1, and the load transistor N01, N 02 to be applied as a load of the sense amplifier, the column Decoder 12
An equalizer transistor N0 for making the voltage levels of the output node pair N 11, N 12 the same by the output of 0.
3, the output of the delay element N7, electrically connected between the output node pair N 11, N 12 and the main amplifier 30
A sense amplifier of a DRAM array including switch transistors N5 and N6 for switching between turning on and off.