JPH07122991B2 - DRAM array sense amplifier - Google Patents
DRAM array sense amplifierInfo
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- JPH07122991B2 JPH07122991B2 JP4344200A JP34420092A JPH07122991B2 JP H07122991 B2 JPH07122991 B2 JP H07122991B2 JP 4344200 A JP4344200 A JP 4344200A JP 34420092 A JP34420092 A JP 34420092A JP H07122991 B2 JPH07122991 B2 JP H07122991B2
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Description
【0001】[0001]
【産業上の利用分野】本発明は、DRAM(Dynamic Ra
ndom Access Memory)のセンスアンプにおけるセンシン
グ動作の遅延時間を低減させるための高速センスアンプ
に関する。BACKGROUND OF THE INVENTION The present invention relates to a DRAM (Dynamic Ra
high speed sense amplifier for reducing the delay time of the sensing operation in the sense amplifier of the (ndom Access Memory).
【0002】[0002]
【従来の技術】一般に、DRAMアレイには、主アンプ
の他に、第1、第2のセンスアンプ群がある。第1のア
ンプ群は、選択されたビットライン(例えば、BL 1 ,
/BL 1 (本明細書では、負論理を表わす符号として/
を用いる。以下同じ。))信号などの間に生ずる微妙な
ずれを増幅するセンスアンプ群(図示せず)である。ま
た、第2のセンスアンプ群は、図1に示すセンスアンプ
S 1 ,S 2 ,…S n からなるセンスアンプ群である。な
お、本明細書においては、センスアンプとは、特にこと
わらないかぎり、第2のセンスアンプ群に属するセンス
アンプをいうものとする。 2. Description of the Related Art Generally, a DRAM array has a main amplifier.
Besides, there are first and second sense amplifier groups. First a
The pump group includes selected bit lines (for example, BL 1 ,
/ BL 1 (In the present specification, / BL 1
To use. same as below. )) Delicate between signals
It is a sense amplifier group (not shown) that amplifies the deviation. Well
The second sense amplifier group is the sense amplifier shown in FIG.
A sense amplifier group consisting of S 1 , S 2 , ... S n . Na
In this specification, the sense amplifier is especially
Sense belonging to the second sense amplifier group unless otherwise specified
It means an amplifier.
【0003】図1に示す従来のセンスアンプは、1対の
Pチャンネル型MOSトランジスタ 101,102のゲ
ート端子に、上記トランジスタ101,102のドレイ
ン端子をそれぞれ連結し、上記トランジスタ101,1
02のソース端子は、第1電源V DD に連結して、メモリ
アレイの全てのビットライン対BL 1 ,/BL 1 …B
L n ,/BL n の2番目センスアンプ群の共通負荷トラン
ジスタに用いている。また、点線で表示された部分
S 1 ,S 2 ,…S n は、メモリ以外の第2のセンスアンプ
群の各センスアンプとして設けられ、それぞれのセンス
アンプS 1 ,S 2 ,…S n は、4個のNチャンネル型MO
Sトランジスタなどから構成される。 The conventional sense amplifier shown in FIG . 1 has a pair of sense amplifiers.
The P-channel type MOS transistors 101 and 102
The drain of the transistors 101 and 102 is connected to the gate terminal.
The transistor 101, 1
The source terminal of 02 is connected to the first power supply V DD ,
All bit line pairs BL 1 , / BL 1 ... B of the array
The common load transistor of the second sense amplifier group of L n and / BL n
It is used as a register. Also, the part displayed with a dotted line
S 1 , S 2 , ... S n are second sense amplifiers other than the memory
It is provided as each sense amplifier of the group, and each sense
The amplifiers S 1 , S 2 , ... S n are four N-channel type MO
It is composed of an S transistor and the like.
【0004】センスアンプS1内のトランジスタ13と
14は、ビットライン対BL1と/BL1の信号電圧を電
流に変換する役割をしている。そして、トランジスタ1
1と12は、当該ビットラインBL1,/BL1が選択さ
れる場合に、BL1,/BL1の信号に当該の電流を出力
側に伝達して、当該ビットラインBL1,/BL1が選択
されない場合には、ビットライン信号が伝達されるのを
遮断する役割をする。Transistors 13 and 14 in the sense amplifier S 1 serve to convert the signal voltage of the bit line pair BL 1 and / BL 1 into a current. And transistor 1
When the bit lines BL 1 and / BL 1 are selected, 1 and 12 transmit the corresponding current to the signals of BL 1 and / BL 1 to the output side, and the bit lines BL 1 and / BL 1 If is not selected, the bit line signal is blocked from being transmitted.
【0005】一方、PチャンネルMOSトランジスタ1
00は、制御信号CNTL1及びCNTL2により、主ア
ンプ30が動作する前に両出力端子111,112の電
圧を同一のレベルに取る役割をする。On the other hand, the P-channel MOS transistor 1
00, the control signal CNTL 1 and CNTL 2, the main amplifier 30 serves that preparative voltage between the output terminals 111 and 112 to the same level before the operation.
【0006】[0006]
【発明が解決しようとする課題】前述したように、従来
のメモリアレイのセンスアンプは、各ビットライン対
(BL1,/BL1 ),…(BLn,/BLn )のための第
2のセンスアンプ群S1,S2,…Snの両出力ノード1
11,112に寄生キャパシタンス10,20が連結さ
れている。As described above , the sense amplifier of the conventional memory array has the bit line pair
Both output nodes 1 of the second sense amplifier groups S 1 , S 2 , ..., S n for ( BL 1 , / BL 1 ) , ... ( BL n , / BL n ).
Parasitic capacitances 10 and 20 are connected to 11 and 112.
【0007】この寄生キャパシタンス10,20は、セ
ンスアンプ群S1,S2…Snの両出力ノード111,1
12から主アンプ30の入力端子A,/Aに及ぶメタル
ラインによる寄生キャパシタンスである。The parasitic capacitances 10 and 20 are connected to both output nodes 111 and 1 of the sense amplifier groups S 1 , S 2 ... S n.
12 is a parasitic capacitance due to a metal line extending from 12 to the input terminals A and / A of the main amplifier 30.
【0008】この寄生キャパシタンスにより、ビットラ
イン対BL1,/BL1が選択された場合に、負荷トラン
ジスタ101,102とセンスアンプS1によるセンシ
ング時間が長くなるので、主アンプ30が動作する前
に、出力ノード111の電圧と出力ノード112の電圧
の間に十分な差が発生するまで待つのに所要される時間
が長くなるために、全体センシング速度が遅くなるよう
になる。Due to this parasitic capacitance, when the bit line pair BL 1 and / BL 1 is selected, the sensing time by the load transistors 101 and 102 and the sense amplifier S 1 becomes long, so that before the main amplifier 30 operates. Since the time required to wait until a sufficient difference occurs between the voltage of the output node 111 and the voltage of the output node 112 becomes long, the overall sensing speed becomes slow.
【0009】図2は、図1の回路動作を説明するための
信号波形図である。FIG. 2 is a signal waveform diagram for explaining the circuit operation of FIG.
【0010】同図において、(A)は、カラムデコーダ
ー120のアドレス入力端子A1〜Amに入力されるアド
レス入力波形、(B)は、アドレス入力によるカラムデ
コーダー120のYS1出力端子に表われる波形(ビッ
トラインBL1,/BL1が選択される場合である)、
(C)は、メモリアレイ内の第1のセンスアンプ群(公
知のビットラインセンスアンプ群:図示せず)により増
幅されたビットラインBL1,/BL1信号が展開される
のを示している。そして、(D)は、EQ端子へ入力さ
れる波形であり、(E)は、制御信号端子CNTL1,
CNTL2へ入力される波形を示し、(F)は、センス
アンプの出力波形を表わしたものである。寄生キャパシ
タンス10,20により、第2センスアンプ群のセンス
アンプのセンシング時間がT1(図2の(F))と同様
に遅くなることが分る。In the figure, (A) shows an address input waveform input to the address input terminals A 1 -A m of the column decoder 120, and (B) shows the YS 1 output terminal of the column decoder 120 by address input. Waveform (when bit lines BL 1 and / BL 1 are selected),
(C) shows that the bit line BL 1 , / BL 1 signals amplified by the first sense amplifier group (known bit line sense amplifier group: not shown) in the memory array are expanded. . And (D) is a waveform input to the EQ terminal, and (E) is a control signal terminal CNTL 1 ,
The waveform input to CNTL 2 is shown, and (F) shows the output waveform of the sense amplifier. It can be seen that due to the parasitic capacitances 10 and 20, the sensing time of the sense amplifiers in the second sense amplifier group is delayed like T 1 ((F) of FIG. 2).
【0011】このように、従来の回路では、センシング
時間が遅れるという問題があった。As described above, the conventional circuit has a problem that the sensing time is delayed.
【0012】本発明の目的は、センシング時間が短いD
RAMの高速センスアンプを提供することにある。It is an object of the present invention, D sensing time is not short
It is to provide a high-speed sense amplifier for RAM.
【0013】[0013]
【課題を解決するための手段】このような目的を達成す
るために、本発明においては、メモリアレイ内の第2の
センスアンプ群の各センスアンプ毎、負荷トランジスタ
対を別において、第2のセンスアンプ群の各センスアン
プの出力ノードと主アンプを分離するスイッチトランジ
スタを備えることにより、図1のセンスアンプ出力ノー
ド111,112に発生する寄生キャパシタンス10,
20がセンスアンプに大きい負荷として作用する影響を
なくして、第2センスアンプ群のセンシング速度が速く
なるようにしている。そして、このスイッチトランジス
タを、第2のセンスアンプ群の出力ノード対111,1
12の信号レベルが充分に隔たりができた上で、オン
(ON)させ、その出力ノード対の電圧差を主アンプに
加えることにより、ずっと改善されたセンシングが得ら
れるようにしている。In order to achieve such an object, in the present invention, the second sense amplifier group of the second sense amplifier group in the memory array is provided with a second load transistor pair for each sense amplifier. By providing a switch transistor for separating the output node of each sense amplifier of the sense amplifier group and the main amplifier, the parasitic capacitance 10 generated at the sense amplifier output nodes 111 and 112 in FIG.
The effect of 20 acting as a large load on the sense amplifiers is eliminated to increase the sensing speed of the second sense amplifier group. Then, this switch transistor is connected to the output node pair 111, 1 of the second sense amplifier group.
Twelve signal levels are well separated and then turned on and the voltage difference across their output node pair is applied to the main amplifier to provide much improved sensing.
【0014】[0014]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図3は、本発明のセンスアンプの一実施例
の構成を示す回路図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 3 is a circuit diagram showing the configuration of an embodiment of the sense amplifier of the present invention.
【0015】本実施例のセンスアンプSA 1 ,SA 2 ,…
SA n は、DRAMアレイの第2のセンスアンプ群を構
成するセンスアンプとしてN個用いられ、N組のビット
ライン対(BL 1 ,/BL 1 ),(BL 2 ,/BL 2 ),…
(BL n ,/BL n )とそれぞれ連結される。そして、本
実施例では、N個のセンスアンプSA 1 ,SA 2 ,…SA
n は、それぞれに対応して設けられる、N個のセンスバ
ックアップ回路100,200,…N00と、カラムデ
コーダー120の出力信号YS 1 ,YS 2 ,…YS N をそ
れぞれ遅延させて、対応するセンスバックアップ回路1
00,200,…N00に伝達する遅延素子17,2
7,…N7とを有する。 Sense amplifiers SA 1 , SA 2 , ... Of this embodiment
SA n constitutes the second sense amplifier group of the DRAM array.
N sets of bits are used as sense amplifiers
Line pair (BL 1 , / BL 1 ), (BL 2 , / BL 2 ), ...
(BL n , / BL n ) respectively. And the book
In the embodiment, N sense amplifiers SA 1 , SA 2 , ... SA are provided.
n is the N sense bars provided corresponding to each.
The backup circuits 100, 200, ... N00 and the column
Output signal YS 1 coder 120, YS 2, its a ... YS N
Sense backup circuit 1 with corresponding delay
00, 200, ... Delay elements 17, 2 for transmitting to N00
7, ... N7.
【0016】本発明は、図3のように、ビットライン対
BL1,/BL1のため、センスバックアップ回路100
内のトランジスタ101と102について、互いのゲー
トとドレーンをそれぞれ接続し、トランジスンタ10
1,102のソースは、第1電源VDD1に接続する。ビ
ットライン対BL2,/BL2のためには、トランジスタ
201,202を利用して、同じ方法で接続する。ま
た、ビットライン対BLn,/BLnのためには、トラン
ジスタN01,N02を利用して、同じ方法で接続す
る。このようにして、すべてのビットラインのセンスア
ンプごとに、PチャンネルMOS負荷トランジスタをそ
れぞれ別に置く。According to the present invention, as shown in FIG. 3, since the bit line pair BL 1 , / BL 1 is used, the sense backup circuit 100 is provided.
Transistors 101 and 102 in the transistor 10
The sources of 1, 102 are connected to the first power supply V DD1 . For the bit line pair BL 2 , / BL 2 , transistors 201, 202 are used and connected in the same way. Further, for the bit line pair BL n , / BL n , transistors N0 1 and N0 2 are used to connect in the same manner. In this way, P-channel MOS load transistors are separately provided for the sense amplifiers of all bit lines .
【0017】センスアンプSA 1 ,SA 2 ,…SA n につ
いて、センスアンプSA 1 を例にとっ て、さらに説明す
る。センスアンプSA 1 ,について見ると、図1に示す
既存センスアンプと同様に、図3に示すように、ビット
ラインBL1,/BL1のために、NチャンネルMOSト
ランジスタ11,12のソースにトランジスタ13,1
4のドレーンをそれぞれ接続して、トランジスタ13,
14のソースは第2電源Vssに接続し、トランジスタ1
1,12のドレーンはトランジスタ101と102のド
レーンに接続し、ノード111,112を構成する。ま
た、トランジスタ13のゲートはビットラインBL
1に、そしてトランジスタ14のゲートはビットライン
BL1に接続し、トランジスタ11と12のゲートはカ
ラムデコーダー120の出力ライン端子YS1に接続す
る。[0017] The sense amplifier SA 1, SA 2, ... SA n Nitsu
Stomach, taking the sense amplifier SA 1 as an example, it is further explained
It Looking at the sense amplifier SA 1 , as in the existing sense amplifier shown in FIG. 1, as shown in FIG. 3, the source of the N-channel MOS transistors 11, 12 is a transistor for the bit lines BL 1 , / BL 1. 13, 1
Connect the drains of 4 to the transistors 13,
The source of 14 is connected to the second power supply V ss , and the transistor 1
The drains of 1 and 12 are connected to the drains of the transistors 101 and 102 to form nodes 111 and 112. The gate of the transistor 13 is the bit line BL.
1 , and the gate of the transistor 14 is connected to the bit line BL 1 , and the gates of the transistors 11 and 12 are connected to the output line terminal YS 1 of the column decoder 120.
【0018】また、センスバックアップ回路100は、
センスアンプSA 1 が動作する前に両出力ノード11
1,112を同じ電圧レベルに取るために、ドレーンと
ソースが両出力ノード111,112に接続が接続され
たイコライザトランジスタ103を有する。そして、セ
ンスバックアップ回路100は、センスアンプSA 1 の
出力ノード対111,112の信号を、主アンプ30の
入力ノード/A,Aに伝達するスイッチの役割をするN
チャンネルMOSトランジスタ15,16と、各スイッ
チのオン、オフを制御するためにカラムデコーダー12
0から信号を受け、出力ノード111と112の電圧差
が適当になるまで遅延させ、トランジスタ15,16の
ゲートに伝達する遅延素子17とを有する。Further, the sense backup circuit 100 is
Before the sense amplifier SA 1 operates, both output nodes 11
In order to take the 1,112 in the same voltage level, and the drain
The source is connected to both output nodes 111 and 112
It has an equalizer transistor 103. Then, the
The sense backup circuit 100 serves as a switch for transmitting the signals of the output node pair 111, 112 of the sense amplifier SA 1 to the input nodes / A, A of the main amplifier 30.
The channel MOS transistors 15 and 16 and the column decoder 12 for controlling on / off of each switch
It has a delay element 17 which receives a signal from 0, delays it until the voltage difference between the output nodes 111 and 112 becomes appropriate, and transmits it to the gates of the transistors 15 and 16.
【0019】ビットラインBL2,/BL2のためのセン
スアンプSA 2 を、トランジスタ201,202,20
3,21,22,23,24,25,26及び遅延素子
27を利用して構成し、これらの要素を、ビットライン
BL2,/BL2 と前述したように接続する。また、トラ
ンジスタN01,N01,N03,N1,N2,N3N
4,N5,N6及び遅延素子N7を利用して、ビットラ
インBLn,/BLnのためのセンスアンプSA n を構成
する。[0019] Sen for the bit line BL 2, / BL 2
The Suanpu SA 2, transistor 201,202,20
3,21,22,23,24,25,26 and configured using a delay element 27, these elements, the bit lines BL 2, connected as described above and / BL 2. In addition, transistors N0 1 , N0 1 , N0 3 , N 1 , N 2 , N 3 N
4 , N 5 , N 6 and the delay element N7 are used to form a sense amplifier SA n for the bit lines BL n , / BL n .
【0020】上記のように構成された本発明の作用効果
を、図3と図4を参照して、詳細に説明すれば、次のよ
うである。The operation and effect of the present invention configured as described above will be described in detail with reference to FIGS. 3 and 4.
【0021】まづ、カラムデコーダー120のアドレス
入力端子A1…A m に、図4の(A)と同様のアドレス入
力波形が入ってこない時には、トランジスタ11,12
が不導通にされ、トランジスタ103が導通されるの
で、出力ノード111,112は、図4の(G)の波形
より分るように、VDD1−VTで一定に保持される。ここ
で、VTは、トランジスタ101,102のスレシホー
ルド(threshold)電圧を表わす。[0021] Madzu, to the address input terminal A 1 ... A m of column decoder 120, when no not enter the same address input waveform (A) of FIG. 4, the transistors 11 and 12
Is made non-conductive, and the transistor 103 is made conductive, so that the output nodes 111 and 112 are held constant at V DD1 -V T , as can be seen from the waveform of (G) in FIG. Here, V T represents a threshold voltage of the transistors 101 and 102.
【0022】一方、ビットラインBL1,/BL1を選択
するための図4の(A)のようなアドレス入力波形が、
カラムデコーダー120のアドレス入力端子A1…Amに
入力されれば、一定のデコーディング時間Tdを経た
後、図4(B)のような波形が、カラムデコーダー12
0の出力端子YS1に出力される。On the other hand, an address input waveform as shown in FIG. 4A for selecting the bit lines BL 1 and / BL 1 is
If it is inputted to the address input terminal A 1 ... A m of column decoder 120, after a predetermined decoding time T d, the waveform shown in FIG. 4 (B), the column decoder 12
0 is output to the output terminal YS 1 .
【0023】また、図4の(A)のようなアドレス入力
波形が入ってくるようになると、メモリアレイ内にある
第1のセンスアンプ(図示しない)の動作により、図4
の(C)のような信号波形がビットラインBL1,/B
L1に提供される。Further, when the address input waveform as shown in FIG. 4A comes in, the operation of the first sense amplifier (not shown) in the memory array causes the operation of FIG.
The signal waveform is a bit line BL 1, such as (C), / B
Provided to L 1 .
【0024】このように、図4の(B)のようなアドレ
ス入力波形がセンスバックアップ回路100内の各トラ
ンジスタ11,12,103のゲートに、そして、図4
の(C)のようなビットラインBL1,/BL1の信号波
形がトランジスタ13,14のゲートにそれぞれ入力さ
れると、トランジスタ11と12は、導通され、トラン
ジスタ103は不導通にされる。As described above, the address input waveform as shown in FIG. 4B is applied to the gates of the transistors 11, 12, and 103 in the sense backup circuit 100, and as shown in FIG.
When the signal waveforms of the bit lines BL 1 and / BL 1 as shown in (C) are input to the gates of the transistors 13 and 14, the transistors 11 and 12 are turned on and the transistor 103 is turned off.
【0025】ここで、図4の(C)信号波形を見ると、
ビットラインBL1の電圧がビットライン/BL1の電圧
より少し高いために、トランジスタ11,13を通じて
流れる電流が、トランジスタ12,14を通じて流れる
電流より多くなる。Here, looking at the (C) signal waveform of FIG.
For the voltage of the bit line BL 1 is slightly higher than the voltage of the bit line / BL 1, the current flowing through the transistor 11 and 13, it becomes larger than the current flowing through the transistors 12 and 14.
【0026】また、図1で説明した、ノード111と1
12に大きい負荷を作用されたメタルラインによる寄生
キャパシタンス10,20が、図3のノード111と1
12には負荷として作用しないので、ノード111と1
12の電圧差は瞬間的に隔たりができて、ノード111
の電圧がノード112の電圧より低くなり、トランジス
タ101と102の各ゲートが相互のドレーンに連結さ
れ正帰還を形成しているので、ノード111とノード1
12の電圧差は、図4の(G)のようにますます大きく
なる。The nodes 111 and 1 described with reference to FIG.
The parasitic capacitances 10 and 20 due to the metal line subjected to a large load on node 12 are connected to nodes 111 and 1 of FIG.
12 does not act as a load, so nodes 111 and 1
The voltage difference of 12 can be separated instantaneously, and
Becomes lower than the voltage of the node 112, and the gates of the transistors 101 and 102 are connected to the drains of each other to form positive feedback.
The voltage difference of 12 becomes larger as shown in FIG.
【0027】一方、図4の(E)のような信号波形がE
Q端子に入力しながら、図4の(B)のようなカラムデ
コーダー120の出力信号波形が遅延素子17により、
出力ノード対111,112の信号が所定の基準レベル
に到るのに必要な時間Dだけ遅延された図4の(D)の
ような信号波形が、トランジスタ15と16のゲートに
加えられると、トランジスタ15と16は導通状態にな
る。On the other hand, the signal waveform as shown in FIG.
While the input to the Q terminal, the output signal waveform of the column decoder 120 as shown in FIG. 4 (B) is a delay element 17,
When a signal waveform as shown in FIG. 4D delayed by the time D required for the signals of the output node pair 111 and 112 to reach a predetermined reference level is applied to the gates of the transistors 15 and 16, The transistors 15 and 16 become conductive.
【0028】これによって、ノード111,112に
は、メタルライン寄生キャパシタンス10,20が連結
される結果を持つようになり、図4の(G)のように、
ノード111の電圧は急激に低くなり、ノード112の
電圧が相対的に徐々に低くくなる。As a result, the nodes 111 and 112 have a result that the metal line parasitic capacitances 10 and 20 are connected, and as shown in FIG.
The voltage of node 111 sharply decreases, and the voltage of node 112 relatively gradually decreases.
【0029】この時、図4の(F)のような信号波形
が、制御信号端子CNTL1,CNTL2に入力される
と、主アンプ30が動作するようになるが、主アンプ3
0の入力になるノード111,112の適当な電圧差に
より、ノード113,114の電圧は瞬間的に隔たりが
生じるために、ノード114の電圧は一層高くなり、ノ
ード113の電圧は一層低くなるようになる(図4の
(H)参照)。At this time, when a signal waveform as shown in FIG. 4F is input to the control signal terminals CNTL 1 and CNTL 2 , the main amplifier 30 operates, but the main amplifier 3 operates.
Since the voltages of the nodes 113 and 114 are momentarily separated by an appropriate voltage difference between the nodes 111 and 112 that become 0 inputs, the voltage of the node 114 becomes higher and the voltage of the node 113 becomes lower. (See (H) of FIG. 4).
【0030】その後、ノード111とノード112の電
圧は、ノード113,114の影響を受け、ノード11
3,114の電圧と、それぞれほぼ同じレベル(図4の
(G)参照)になる。After that, the voltages of the nodes 111 and 112 are influenced by the nodes 113 and 114, and the voltage of the node 11 is increased.
The voltages of 3 and 114 are almost the same level (see (G) of FIG. 4).
【0031】なお、センスバックアップ回路200と、
センスバックアップ回路300の動作過程とは、前述し
たセンスバックアップ回路100の動作過程と同一なの
で、説明を省略する。In addition, the sense backup circuit 200 ,
Since the operation process of the sense backup circuit 300 is the same as the operation process of the sense backup circuit 100 described above, description thereof will be omitted.
【0032】[0032]
【発明の効果】こうして、本発明によれば、次の効果が
期待できる。As described above, according to the present invention, the following effects can be expected.
【0033】第1に、センスアンプの負荷トランジスタ
対を、各センスアンプ毎別にして、センスアンプの出力
ノードと主アンプを分離するスイッチトランジスタを備
えることにより、センスアンプのセンシング速度が速く
なる。[0033] First, a load transistor pair of the sense amplifier, and by each sense amplifier by a switch transistor for separating the output node and a main amplifier of the sense amplifier, the sensing speed of the sense amplifier is increased.
【0034】第2に、スイッチトランジスタをセンスア
ンプの出力ノード対の信号レベルが十分に隔たった後に
オンさせ、その出力ノード対の電圧差を主アンプに加え
ることにより、一層改善されたセンシング速度が得られ
る利点がある。Secondly, the switch transistor is turned on after the signal levels of the output node pair of the sense amplifier are sufficiently separated, and the voltage difference of the output node pair is applied to the main amplifier, thereby further improving the sensing speed. There are advantages to be obtained.
【図1】従来のDRAMセンスアンプを示す回路図。FIG. 1 is a circuit diagram showing a conventional DRAM sense amplifier .
【図2】(A)〜(F)は図1における説明するための
信号波形図。2A to 2F are signal waveform diagrams for explanation in FIG.
【図3】本発明のセンスアンプの一実施例の構成を示す
回路図。FIG. 3 is a circuit diagram showing a configuration of an embodiment of a sense amplifier of the present invention.
【図4】(A)〜(H)は図3における説明のための信
号波形図。4A to 4H are signal waveform diagrams for explanation in FIG.
100…センスバックアップ回路 200…センスバックアップ回路 300…センスバックアップ回路 30…主アンプ 17,27,N7…遅延素子 CNTL1,CNTL2…制御信号端子 BL1,/BL1,BL2,/BL2,BLn,/BLn…ビ
ットライン端子 A1…Am…アドレス入力端子 11〜16,101〜103…トランジスタ 21〜26,201〜203…トランジスタ N1〜N6,N01〜N03…トランジスタ100 ... Sense backup circuit 200 ... Sense backup circuit 300 ... Sense backup circuit 30 ... Main amplifiers 17, 27, N7 ... Delay elements CNTL 1 , CNTL 2 ... Control signal terminals BL 1 , / BL 1 , BL 2 , / BL 2 , BL n, / BL n ... bit line terminals A 1 ... A m ... address input terminal 11~16,101~103 ... transistor 21~26,201~203 ... transistor n 1 ~N 6, N0 1 ~N0 3 ... transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 大容 大韓民国大田直轄市中区牧洞現代アパート 103−602 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kim Dao 103-602 Maki-dong Hyundai Apartment, Jung-gu, Daejeon, Republic of Korea
Claims (2)
L1 ),(BL2,/BL2 ),…(BLn,/BLn )と
それぞれ連結される、N個のセンスアンプであって、上
記N個のセンスアンプの各々は、ビットライン信号によ
ってオン/オフされる電流変化トランジスタN3,N4
と、主アンプ30の入力端/A,Aとそれぞれ連結され
る出力ノード対N11,N12と上記直流変換トランジ
スタN3,N4の間にそれぞれ連結されてカラムデコー
ダー120の出力信号によりオン/オフされる伝達トラ
ンジスタN1,N2とを含むものである、DRAMアレ
イのセンスアンプにおいて、上記N個のセンスアップのそれぞれに対応して設けられ
る、N個のセンスバックアップ回路(100,200,
…N00)と、 上記カラムデコーダー120の出力信号(YS 1 ,Y
S 2 ,…YS N )をそれぞれ遅延させて、対応するセンス
バックアップ回路(100,200,…N00)に伝達
する遅延素子(17,27,…N7)とを有し、 上記センスバックアップ回路(100,200,…N0
0)は、対応する上記センスアンプと、主アンプ30の
入力端/A,Aとそれぞれ連結される異なる出力ノード
対113,114との間にそれぞれ連結され、対応する
上記遅延素子(17,27,…N7)の出力により、上
記出力ノード対(111,112),(211,21
2),…(N11,N12)と上記主アンプ30とを電
気的に接続するか、遮断するかのスイッチングを行な
い、 上記遅延素子(17,27,…N7)は、対応するノー
ド対(111,112),(211,212),…(N
11,N12)の信号が所定の基準レベルに到るに要す
る所定の時間Dの間、上記カラムデコーダー120の出
力信号(YS 1 ,YS 2 ,…YS N )をそれぞれ遅延させ
ること を特徴とするDRAMアレイのセンスアンプ。1. N sets of bit line pairs ( BL 1 , / B)
L 1), (BL 2, / BL 2), ... (BL n, / BL n) and are respectively connected to a N number of sense amplifiers, each of the upper <br/> Symbol N number of sense amplifiers Are current change transistors N 3 and N 4 that are turned on / off by a bit line signal.
And an output node pair N 11, N 12 connected to the input terminals / A, A of the main amplifier 30 and the DC conversion transistors N 3 , N 4 , respectively, and turned on by the output signal of the column decoder 120. In the sense amplifier of the DRAM array, which includes the transfer transistors N 1 and N 2 that are turned on / off, the sense amplifiers are provided corresponding to each of the N sense ups.
N sense backup circuits (100, 200,
... N00) and the output signal (YS 1 , YS ) of the column decoder 120.
S 2 , ... YS N ) are delayed respectively and the corresponding sense
Transmission to backup circuit (100, 200, ... N00)
, N7, and the sense backup circuit (100, 200, ... N0).
0) corresponds to the corresponding sense amplifier and the main amplifier 30.
Different output nodes connected to input terminals / A and A respectively
Correspondingly connected between the pair 113 and 114, respectively.
By the output of the delay element (17, 27, ... N7),
Output node pair (111, 112), (211, 21)
2), ... (N11, N12) and the main amplifier 30 are electrically connected.
Switch between electrical connection and disconnection.
There, the delay element (17,27, ... N7), the corresponding no
Do pair (111, 112), (211, 212), ... (N
11, N12) signal is required to reach a predetermined reference level
Output of the column decoder 120 for a predetermined time D
Force signals (YS 1 , YS 2 , ... YS N ) are delayed respectively.
The sense amplifier of the DRAM array, wherein the Rukoto.
クアップ回路(100,200,…N00)は、それぞ
れ同一の回路構成を有し、 センスバックアップ回路N00は、 上記伝達トランジスタN1,N2と電源VDD1 との間に
連結され、センスアンプの負荷として適用する負荷トラ
ンジスタN01,N02と、上記カラムデコーダー12
0の出力により上記出力ノード対N11,N12の電圧
レベルを同一にするためのイコライザトランジスタN0
3と、上記遅延素子N7の出力により、上記出力ノード
対N11,N12と上記主アンプ30との電気的に接続
するか、遮断するかのスイッチングを行なうためのスイ
ッチトランジスタN5,N6とを含むことを特徴とする
DRAMアレイのセンスアンプ。2. The method of claim 1, the N sense backup circuit (100,200, ... N00), it
Have the same circuit configuration Re, sense backup circuit N00 is connected between the transfer transistors N 1, N 2 and the power source V DD1, and the load transistor N01, N 02 to be applied as a load of the sense amplifier, the column Decoder 12
An equalizer transistor N0 for making the voltage levels of the output node pair N 11, N 12 the same by the output of 0.
3, the output of the delay element N7, electrically connected between the output node pair N 11, N 12 and the main amplifier 30
A sense amplifier of a DRAM array including switch transistors N5 and N6 for switching between turning on and off.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910024254A KR940008149B1 (en) | 1991-12-24 | 1991-12-24 | High-speed sense amplifier circuit |
KR91-24254 | 1991-12-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05342871A JPH05342871A (en) | 1993-12-24 |
JPH07122991B2 true JPH07122991B2 (en) | 1995-12-25 |
Family
ID=19325912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4344200A Expired - Lifetime JPH07122991B2 (en) | 1991-12-24 | 1992-12-24 | DRAM array sense amplifier |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH07122991B2 (en) |
KR (1) | KR940008149B1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4600827B2 (en) | 2005-11-16 | 2010-12-22 | エルピーダメモリ株式会社 | Differential amplifier circuit |
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1991
- 1991-12-24 KR KR1019910024254A patent/KR940008149B1/en not_active IP Right Cessation
-
1992
- 1992-12-24 JP JP4344200A patent/JPH07122991B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05342871A (en) | 1993-12-24 |
KR930014585A (en) | 1993-07-23 |
KR940008149B1 (en) | 1994-09-03 |
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