KR19980082924A - Sense Amplifiers in Semiconductor Memory Devices - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭기에 관한 것으로서, 행 방향으로 배열되는 워드 라인들과; 열 방향으로 배열되는 칼럼 라인들과; 상기 워드 라인들과 칼럼 라인들이 교차된 영역에 형성되는 복수개의 메모리 셀들을 포함하며, 데이터를 저장하는 메모리 셀 어레이 블록들과; 외부로부터 인가된 제어신호에 응답하여 이에 해당되는 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 수단과; 상기 메모리 셀 어레이에서 선택된 셀의 데이터를 메모리 셀 어레이 외부로 전달하는 데이터 라인과; 상기 메모리 셀 어레이로부터 데이터를 인가받고, 외부로부터 인가된 감지 증폭 제어신호에 응답하여 인에이블되고, 상기 데이터를 감지 및 증폭하여 출력하는 감지 증폭기에 있어서, 데이터 감지시 기준 전압을 공급하는 수단과; 외부로부터 인가된 감지 증폭 제어신호에 응답하여 온오프되는 스위칭 수단과; 상기 데이터 라인으로부터 데이터를 인가받고, 이를 증폭하여 제 1 감지신호와 제 1 반전 감지신호를 출력하는 입력 구동 수단과; 상기 감지 증폭기 제어신호에 응답하여 상기 제 1 감지신호와 제 1 반전 감지신호의 레벨을 일치시키기 위한 등화 수단과; 상기 제 1 감지신호와 제 1 반전 감지신호를 인가받아 이를 비교하여 제 2 감지 신호와 제 2 반전 감지신호를 출력하는 비교 수단과; 상기 제 2 감지신호와 제 2 반전 감지신호를 인가받아 소정 레벨로 증폭하여 출력하는 출력 구동 수단을 포함한다.The present invention relates to a semiconductor memory device, and more particularly, to a sense amplifier, comprising: word lines arranged in a row direction; Column lines arranged in a column direction; Memory cell array blocks including a plurality of memory cells formed in an area where the word lines and the column lines cross each other, and storing data; Block selecting means for selecting a memory cell array block corresponding to the control signal applied from the outside; A data line transferring data of a cell selected in the memory cell array to an outside of the memory cell array; 13. A sense amplifier for receiving data from the memory cell array, enabling it in response to a sense amplification control signal applied from the outside, and detecting and amplifying and outputting the data, comprising: means for supplying a reference voltage when sensing data; Switching means turned on and off in response to a sense amplification control signal applied from the outside; Input driving means for receiving data from the data line, amplifying the data line, and outputting a first sensing signal and a first inversion sensing signal; Equalizing means for matching a level of the first sensed signal to a first inverted sensed signal in response to the sensed amplifier control signal; Comparing means for receiving the first detection signal and the first inversion detection signal and comparing the first detection signal and the first inversion detection signal to output a second detection signal and a second inversion detection signal; And an output driving means for receiving the second detection signal and the second inversion detection signal and amplifying and outputting the second detection signal to a predetermined level.

Description

반도체 메모리 장치의 감지 증폭기Sense Amplifiers in Semiconductor Memory Devices

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 데이터를 감지하는 감지 증폭기에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a sense amplifier for sensing data.

반도체 메모리 장치는 셀에 저장된 데이터를 읽기 위해서는 감지 증폭기(sense amplifier)를 이용한다. 반도체 메모리 장치는 메모리 셀 어레이를 각각의 블록으로 나누어 선택된 블록의 데이터를 일시에 읽는다. 이는 하나의 메모리 셀 어레이로부터 데이터를 읽을 때보다, 어레이를 나누어 읽음으로써 보다 빨리 데이터를 얻을 수 있는 효과가 있다.The semiconductor memory device uses a sense amplifier to read data stored in a cell. The semiconductor memory device divides a memory cell array into blocks and reads data of a selected block at a time. This has the effect of obtaining data faster by dividing the array than reading data from one memory cell array.

이때 메모리 셀 어레이로부터 선택된 데이터를 감지하기 위한 감지 증폭기는 메모리 셀 어레이 블록들과 일대일 대응되는 제 1 감지 증폭기와 상기 제 1 감지 증폭기들로부터 발생되는 신호들을 증폭하여 데이터를 감지하는 제 2 감지 증폭기로 나누어져 있다. 이하 상기 제 1 감지 증폭기를 블록 감지 증폭기(block sense amp)라 하고, 상기 제 2 감지 증폭기를 메인 감지 증폭기(main sense amp)라 칭한다. 본 발명은 메인 감지 증폭기에 관한 것이다.In this case, the sense amplifier for sensing data selected from the memory cell array may be a first sense amplifier corresponding to the memory cell array blocks one-to-one and a second sense amplifier that senses data by amplifying signals generated from the first sense amplifiers. divided. Hereinafter, the first sense amplifier is referred to as a block sense amplifier, and the second sense amplifier is referred to as a main sense amplifier. The present invention relates to a main sense amplifier.

도 1은 반도체 메모리 장치의 블록도가 도시되어 있다.1 is a block diagram of a semiconductor memory device.

도 1에 도시된 바와 같이, 반도체 메모리 장치는 메모리 셀 어레이(10), 블록 선택 회로(20), 그리고 감지 증폭기(30)를 구비하고 있다.As shown in FIG. 1, a semiconductor memory device includes a memory cell array 10, a block select circuit 20, and a sense amplifier 30.

상기 메모리 셀 어레이(10)는 복수개의 블록들로 구성되어 있다. 상기 블록 선택 회로(20)는 외부로부터 인가된 제어신호에 응답하여 메모리 셀 어레이 블록들 중 하나를 선택한다. 그리고 선택된 메모리 셀 어레이 블록의 선택된 데이터는 감지 증폭기에 인가된다. 상기 감지 증폭기(30)는 인가받은 데이터를 감지하고, 이를 증폭하여 출력한다.The memory cell array 10 is composed of a plurality of blocks. The block selection circuit 20 selects one of the memory cell array blocks in response to a control signal applied from the outside. The selected data of the selected memory cell array block is applied to the sense amplifier. The sense amplifier 30 senses the applied data, amplifies it and outputs it.

도 2는 블록 감지 증폭기와 메인 감지 증폭기의 부분적인 구성을 보여주는 블록도가 도시되어 있다.2 is a block diagram showing a partial configuration of a block sense amplifier and a main sense amplifier.

블록 감지 증폭기(BSA)는 외부로부터 인가된 제어신호에 의해 인에이블되며, 메모리 셀 어레이 블록의 셀에 저장된 데이터를 블록 데이터 라인(BDL)을 통해 인가받는다. 그리고 블록 감지 증폭기(MSA)는 상기 데이터를 감지하여 메인 데이터 라인(MDL ,)을 통해 메인 감지 증폭기(MSA)에 전달한다. 상기 블록 데이터 라인(SDL ,)은 블록 감지 증폭기(BSA)의 입력단이며, 메인 데이터 라인(MDL ,)은 메인 감지 증폭기(MSA)의 입력단이다. 이때 블록 감지 증폭기(BSA)로부터 발생되는 신호는 그 스윙 폭이 작다. 그러나 메인 감지 증폭기(MSA)를 통하면, 그 스윙 폭이 증폭되어 데이터를 보다 확실하게 감지할 수 있다.The block sense amplifier BSA is enabled by a control signal applied from the outside and receives data stored in a cell of the memory cell array block through the block data line BDL. The block sense amplifier (MSA) senses the data and the main data line (MDL), To the main sense amplifier (MSA). The block data line SDL, ) Is the input of the block sense amplifier (BSA), and the main data line (MDL, Is the input of the main sense amplifier (MSA). At this time, the signal generated from the block sense amplifier (BSA) has a small swing width. However, through the main sense amplifier (MSA), its swing width is amplified, making it possible to more reliably detect data.

도 3은 메인 감지 증폭기의 구성을 상세하게 보여주는 회로도가 도시되어 있다.3 is a circuit diagram showing the configuration of the main sense amplifier in detail.

메인 감지 증폭기(BSA)는 입력 구동 회로(33)와 비교 회로(34), 그리고 출력 구동 회로(35)로 구성되어 있다. 상기 입력 구동 회로(33)는 바이폴라 트랜지스터들로 구성되어 있으며, 메인 데이터 라인들(MDL ,)로부터 데이터를 인가받아 스윙 폭이 증폭된 감지 신호들(SAS0,)을 발생한다. 상기 감지 신호들(SAS0,)은 메인 데이터 라인(MDL ,)들에 인가된 데이터의 전압보다 소정 레벨이 낮은 전압을 갖는다. 그리고 상기 비교 회로(34)는 상기 레벨이 낮아진 감지 신호들(SAS0,)을 인가받고, 이를 비교하여 비교신호들(SAS1,)을 출력한다. 상기 비교신호들(SAS1,)은 출력 구동 회로(35)를 통하여 스윙 폭이 증폭되어 출력된다.The main sense amplifier BSA is composed of an input driving circuit 33, a comparing circuit 34, and an output driving circuit 35. The input driving circuit 33 is composed of bipolar transistors and includes main data lines MDL,. Sensing signals (SAS0, amplified swing width) by receiving data from Will occur). The detection signals SAS0, ) Is the main data line (MDL, Have a voltage lower than a voltage of data applied to the plurality of pixels. In addition, the comparison circuit 34 detects the detection signals SAS0, ) Is compared and compared with the comparison signals SAS1, ) The comparison signals SAS1, Is amplified and output by the output driving circuit 35.

도 4A는 메인 감지 증폭기에 인가되는 제어신호의 출력 타이밍도가 도시되어 있다.4A shows an output timing diagram of a control signal applied to the main sense amplifier.

메인 감지 증폭기(MSA)는 외부로부터 인가된 제어신호(MSAEN)가 하이레벨일때는 데이터를 감지하게 된다. 반면에 제어신호(MSAEN)가 로우 레벨일 때는 데이터 감지 및 증폭 동작은 중단하게 된다.The main sense amplifier MSA senses data when the control signal MSAEN applied from the outside is at a high level. On the other hand, when the control signal MSAEN is at the low level, the data sensing and amplifying operation is stopped.

도4B는 메인 데이터 라인들에 전달되는 데이터의 출력 타이밍도가 도시되어 있다.4B shows an output timing diagram of data delivered to main data lines.

상기 제어신호(MSAEN)가 하이레벨일 때 메인 데이터 라인들(MDL ,)로 데이터들을 인가받아 도 4B에서와 같은 스윙 폭을 갖고 서로 벌어지게 된다.When the control signal MSAEN is at the high level, the main data lines MDL,. ) Data is applied to each other with a swing width as shown in FIG. 4B.

도4C, 도4D, 도4E들은 메인 감지 증폭기를 통하여 증폭된 감지 신호들의 출력 타이밍도가 도시되어 있다.4C, 4D, and 4E show output timing diagrams of sense signals amplified through the main sense amplifier.

상기 제어신호(MSAEN)가 하이레벨인 동안에 감지신호 및 반전 감지 신호들(SAS0,), (SAS2,),(SAS,)은 증폭 회로를 통과할 때마다 소정 폭이 증폭되어 출력된다.While the control signal MSAEN is at the high level, the detection signal and the inversion detection signals SAS0, ), (SAS2, ), (SAS, ) Is amplified and outputted a predetermined width each time it passes the amplification circuit.

그러나, 상술한 바와 같은 반도체 메모리 장치에서는 감지 증폭기 제어신호가 로우 레벨인 동안에는 감지신호와 반전 감지신호가 서로 일치되어 다음 구간에서 데이터를 감지 및 증폭할 준비를 해야 한다. 그러나 제어신호가 로우 레벨로 떨어지면서 감지 신호와 반전 감지신호들은 플로팅된다. 그러므로 다음 데이터 감지 활성화 구간으로 진입하기 전에 플로팅되었던 감지신호와 반전 감지신호를 일치시켜야 하므로 시간이 오래 걸린다. 빠른 속도를 요하는 반도체 장치에서는 상기 신호들의 불일치로 인해 시간이 지연되는 문제점이 발생하게 된다.However, in the semiconductor memory device as described above, while the sense amplifier control signal is at the low level, the sense signal and the inverted sense signal coincide with each other to prepare for sensing and amplifying data in the next section. However, as the control signal falls to the low level, the sensed signal and the inverted sensed signals are floated. Therefore, it takes a long time to match the sensed signal and the reverse sensed signal before entering the next data sensing activation period. In a semiconductor device requiring a high speed, there is a problem that the time is delayed due to the mismatch of the signals.

따라서 본 발명의 목적은 감지 증폭기 제어신호가 비활성화 구간일 때 감지신호와 반전 감지 신호를 일치시켜 다음 활성화 구간에 바로 진입하여도 데이터를 바로 감지하는 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a circuit that detects data immediately even when the sense amplifier control signal is in the inactive period by matching the sense signal with the inverted sense signal immediately after entering the next activation period.

도 1은 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도;1 is a block diagram schematically showing a configuration of a semiconductor memory device;

도 2는 감지 증폭기의 일부 구성을 개략적으로 보여주는 블록도;2 is a block diagram schematically showing some components of a sense amplifier;

도 3은 종래 실시예에 따른 메인 감지 증폭기의 구성을 보여주는 회로도;3 is a circuit diagram showing a configuration of a main sense amplifier according to a conventional embodiment;

도 4A, 도 4B, 도 4C , 도 4D, 도 4E들은 도 3에 따른 감지신호들의 출력 타이밍도;4A, 4B, 4C, 4D, and 4E are output timing diagrams of sense signals according to FIG. 3;

도 5는 본 발명의 실시예에 따른 감지 증폭기의 구성을 상세하게 보여주는 회로도;5 is a circuit diagram showing details of a configuration of a sense amplifier according to an embodiment of the present invention;

도 6A, 도 6B, 도 6C, 도 6D, 도 6E들은 도 5에 따른 감지 신호들의 출력 타이밍도;6A, 6B, 6C, 6D, and 6E are output timing diagrams of sense signals according to FIG. 5;

*도면의 주요부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

10 : 블록 선택 회로 20 : 메모리 셀 어레이10 block selection circuit 20 memory cell array

30 : 감지 증폭기30: sense amplifier

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 행 방향으로 배열되는 워드 라인들과; 열 방향으로 배열되는 칼럼 라인들과; 상기 워드 라인들과 칼럼 라인들이 교차된 영역에 형성되는 복수개의 메모리 셀들을 포함하며, 데이터를 저장하는 메모리 셀 어레이 블록들과; 외부로부터 인가된 제어신호에 응답하여 이에 해당되는 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 수단과; 상기 메모리 셀 어레이에서 선택된 셀의 데이터를 메모리 셀 어레이 외부로 전달하는 데이터 라인과; 상기 메모리 셀 어레이로부터 데이터를 인가받고, 외부로부터 인가된 감지 증폭 제어신호에 응답하여 인에이블되고, 상기 데이터를 감지 및 증폭하여 출력하는 감지 증폭기에 있어서, 데이터 감지시 기준 전압을 공급하는 수단과; 외부로부터 인가된 감지 증폭 제어신호에 응답하여 온오프되는 스위칭 수단과; 상기 데이터 라인으로부터 데이터를 인가받고, 이를 증폭하여 제 1 감지신호와 제 1 반전 감지 신호를 출력하는 입력 구동 수단과; 상기 감지 증폭기 제어신호에 응답하여 상기 제 1 감지신호와 제 1 반전 감지신호의 레벨을 일치시키기 위한 등화 수단과; 상기 제 1 감지신호와 제 1 반전 감지신호를 인가받아 이를 비교하여 제 2 감지 신호와 제 2 반전 감지신호를 출력하는 비교 수단과; 상기 제 2 감지신호와 제 2 반전 감지신호를 인가받아 소정 레벨로 증폭하여 출력하는 출력 구동 수단을 포함한다.According to one aspect of the present invention, there is provided a device including: word lines arranged in a row direction; Column lines arranged in a column direction; Memory cell array blocks including a plurality of memory cells formed in an area where the word lines and the column lines cross each other, and storing data; Block selecting means for selecting a memory cell array block corresponding to the control signal applied from the outside; A data line transferring data of a cell selected in the memory cell array to an outside of the memory cell array; 13. A sense amplifier for receiving data from the memory cell array, enabling it in response to a sense amplification control signal applied from the outside, and detecting and amplifying and outputting the data, comprising: means for supplying a reference voltage when sensing data; Switching means turned on and off in response to a sense amplification control signal applied from the outside; Input driving means for receiving data from the data line, amplifying the data line, and outputting a first sensing signal and a first inversion sensing signal; Equalizing means for matching a level of the first sensed signal to a first inverted sensed signal in response to the sensed amplifier control signal; Comparing means for receiving the first detection signal and the first inversion detection signal and comparing the first detection signal and the first inversion detection signal to output a second detection signal and a second inversion detection signal; And an output driving means for receiving the second detection signal and the second inversion detection signal and amplifying and outputting the second detection signal to a predetermined level.

이와 같은 장치의 바람직한 실시예에 있어서,상기 반도체 메모리 장치는 상기 입력 구동 수단,등화 수단, 차동 증폭기, 출력 구동 수단들이 적어도 두단 이상 직렬 연결되는 특징을 갖는다.In a preferred embodiment of such a device, the semiconductor memory device is characterized in that the input driving means, the equalizing means, the differential amplifier, the output driving means are connected in series at least two stages.

이와 같은 장치의 바람직한 실시예에 있어서, 상기 입력 구동 수단은 베이스에 데이터 라인이 접속되고, 컬렉터에 전원전압이 인가되고, 에미터가 상기 기준 전압 공급 수단에 접속되어 제 1 감지신호를 출력하는 제 1 트랜지스터와; 베이스에 데이터 라인이 접속되고, 컬렉터에 전원전압이 인가되고, 에미터가 상기 기준 전압 공급 수단에 접속되어 제 1 반전 감지신호를 출력하는 제 2 트랜지스터를 포함한다.In a preferred embodiment of such an apparatus, the input driving means is provided with a data line connected to a base, a power supply voltage applied to a collector, and an emitter connected to the reference voltage supply means to output a first sensing signal. 1 transistor; A data transistor is connected to the base, a power supply voltage is applied to the collector, and the emitter is connected to the reference voltage supply means, and includes a second transistor for outputting a first inversion detection signal.

이와 같은 장치의 바람직한 실시예에 있어서, 상기 등화 수단은 게이트에 감지 증폭 제어신호가 인가되고, 드레인과 소오스에 각각 제 1 감지신호와 제 1 반전 감지신호가 인가되는 PMOS 트랜지스터를 포함한다.In a preferred embodiment of such a device, the equalizing means comprises a PMOS transistor to which a sense amplification control signal is applied to a gate and a first sense signal and a first inverted sense signal to a drain and a source, respectively.

이와 같은 장치의 바람직한 실시예에 있어서, 상기 등화 수단은 입력단에 센스엠프 제어신호가 인가되는 인버터와; 게이트가 상기 인버터의 출력단에 접속되고, 드레인과 소오스에 각각 제 1 감지신호와 제 1 반전감지신호가 인가되는 NMOS 트랜지스터를 포함한다.In a preferred embodiment of such a device, the equalizing means comprises: an inverter to which a sense amplifier control signal is applied to an input terminal; A gate is connected to an output terminal of the inverter, and includes an NMOS transistor configured to apply a first sensing signal and a first inversion sensing signal to a drain and a source, respectively.

이와 같은 장치의 바람직한 실시예에 있어서, 상기 차동 증폭기는 일단에 전원전압이 인가되고, 타단이 제 2 감지신호 출력단에 접속되는 제 1 저항과; 컬렉터가 상기 제 1 저항의 타단에 접속되고, 베이스에 데이터 라인 전압에서 소정레벨 감소된 제 1 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 3 트랜지스터와; 일단에 전원전압이 인가되고, 타단이 제 2 반전 감지신호 출력단에 접속되는 제 2 저항과; 컬렉터가 상기 제 2 저항의 타단에 접속되고, 베이스가 소정 전압레벨이 감소된 제 1 감지신호를 인가받고, 에미터가 상기 제 3 트랜지스터의 에미터에 접속되는 제 4 트랜지스터를 포함한다.In a preferred embodiment of such a device, the differential amplifier comprises: a first resistor having a supply voltage applied to one end thereof and connected to a second sensed signal output end thereof; A third transistor having a collector connected to the other end of the first resistor, a first sensing signal reduced by a predetermined level in the data line voltage to a base, and an emitter connected to the transfer transistor; A second resistor connected to one end of the power supply voltage and connected to the second inversion detection signal output terminal; The collector includes a fourth transistor connected to the other end of the second resistor, a base applied to the first sensing signal having a predetermined reduced voltage level, and an emitter connected to the emitter of the third transistor.

이와 같은 장치의 바람직한 실시예에 있어서, 상기 출력 구동 수단은 컬렉터에 외부로부터 전원전압이 인가되고, 베이스에 제 2 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 5 트랜지스터와; 컬렉터에 외부로부터 전원전압이 인가되고, 베이스에 제 2 반전 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 6 트랜지스터를 포함한다.In a preferred embodiment of such an apparatus, the output driving means comprises: a fifth transistor to which a power supply voltage is applied to the collector from the outside, a second sense signal is applied to the base, and an emitter is connected to the transfer transistor; The collector includes a sixth transistor to which a power supply voltage is applied from the outside, a second inversion detection signal is applied to the base, and an emitter is connected to the transfer transistor.

(실시예)(Example)

이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 1내지 도 5, 도 6A,도 6B, 도 6C,도 6D, 도 6E에 의거하여 설명하면 다음과 같다.Hereinafter, reference drawings according to a preferred embodiment of the present invention will be described with reference to FIGS. 1 to 5, 6A, 6B, 6C, 6D, and 6E.

도 5은 메인 감지 증폭기의 구성을 보여주는 회로도가 도시되어 있다.5 is a circuit diagram showing the configuration of the main sense amplifier.

메인 감지 증폭기는 기준 전압 공급 회로(131), 스위칭 회로(132), 입력 구동 회로(133), 등화 회로(134), 비교 회로(135), 그리고 출력 구동 회로(135)를 포함하고 있다.The main sense amplifier includes a reference voltage supply circuit 131, a switching circuit 132, an input driving circuit 133, an equalization circuit 134, a comparison circuit 135, and an output driving circuit 135.

상기 기준 전압 공급 회로(131)는 게이트에 기준 전압이 인가되는 트랜지스터들로 구성되어 있다. 그리고 상기 기준 전압 공급 회로(131)는 감지 증폭기(MSA)에 일정한 전류를 공급하기 위한 것으로서, 항상 일정한 직류레벨의 전압을 유지한다.The reference voltage supply circuit 131 is composed of transistors to which a reference voltage is applied to a gate. The reference voltage supply circuit 131 is for supplying a constant current to the sense amplifier MSA, and always maintains a constant DC level voltage.

그리고 상기 스위칭 회로(132)는 게이트에 감지 증폭 제어신호(MSAEN)가 인가되는 트랜지스터들을 구비하고 있다. 상기 스위칭 회로(132)는 게이트에 인가되는 제어신호(MSAEN)에 응답하여 온오프 된다. 상기 입력 구동 회로(133)는 베이스에 각각 메인 데이터 라인(MDL)과 반전 데이터 라인()이 접속되고, 컬렉터에 전원전압이 인가되고, 에미터가 상기 기준 전압 공급 트랜지스터들에 접속되는 바이폴라 트랜지스터들을 포함하고 있다. 그리고 상기 등화 회로(134)는 게이트에 감지 증폭 제어신호(MSAEN)가 인가되고, 드레인과 소오스에 각각 입력 구동 회로(133)로부터 발생되는 감지신호(SAS0)와 반전 감지신호()가 인가되는 트랜지스터로 구성된다.The switching circuit 132 includes transistors to which a sense amplification control signal MSAEN is applied to a gate. The switching circuit 132 is turned on and off in response to the control signal MSAEN applied to the gate. The input driving circuit 133 has a main data line MDL and an inverted data line at a base, respectively. ) Is connected, a power supply voltage is applied to the collector, and the emitter comprises bipolar transistors connected to the reference voltage supply transistors. In addition, the equalization circuit 134 is applied with a sense amplification control signal MSAEN to a gate, and a detection signal SAS0 and an inversion detection signal generated from the input driving circuit 133 to drain and source, respectively. Is composed of a transistor to which is applied.

상기 비교 회로(135)는 일단에 전원전압이 인가되는 저항들과, 베이스에 각각 상기 감지신호(SAS0)와 반전 감지신호()가 인가되고, 컬렉터가 상기 저항들에 각각 접속되고, 에미터들이 비교신호들(SAS1,) 출력단에 접속되는 바이폴라 트랜지스터들을 구비하고 있다.The comparison circuit 135 includes resistors to which a power supply voltage is applied at one end, and the detection signal SAS0 and the inversion detection signal respectively to a base. ) Is applied, the collector is connected to the resistors respectively, and the emitters are compared with the comparison signals SAS1, ) Bipolar transistors connected to an output terminal.

그리고 상기 출력 구동 회로(136)는 베이스에 상기 비교신호들(SAS1,)이 인가되고, 컬렉터에 전원전압이 인가되고, 에미터가 증폭된 감지 신호(SAS2)와 반전 감지 신호()들 출력단에 접속되는 바이폴라 트랜지스터들을 포함하고 있다.The output driving circuit 136 has the comparison signals SAS1, ) Is applied, a power supply voltage is applied to the collector, and the emitter is amplified. And bipolar transistors connected to the output terminal.

도 1로 다시 돌아가면, 메모리 셀 어레이(10)는 행 방향으로 신장하는 워드 라인들과 열 방향으로 신장하는 비트 라인들이 교차된 영역에 형성되는 복수개의 셀들을 포함한다. 그리고 상기 메모리 셀 어레이는 복수개의 어레이 블록들로 구성되어 있다. 상기 메모리 셀 블록들은 블록 선택 회로에 의해 선택되며, 상기 메모리 어레이 블록마다 각각 블록 감지 증폭기(BSA)가 있어 선택된 메모리 셀 어레이 블록에 해당되는 셀의 데이터를 감지하게 된다. 그러나 상기 블록 감지 증폭기(BSA)로부터 발생되는 데이터와 반전 데이터는 서로의 스윙 폭이 작다.Referring back to FIG. 1, the memory cell array 10 includes a plurality of cells formed in a region where word lines extending in a row direction and bit lines extending in a column direction cross each other. The memory cell array is composed of a plurality of array blocks. The memory cell blocks are selected by a block selection circuit, and each of the memory array blocks has a block sense amplifier (BSA) to sense data of a cell corresponding to the selected memory cell array block. However, the data generated from the block sense amplifier BSA and the inverted data have a small swing width.

일반적으로 고속을 요하는 반도체 메모리 장치에서 블록 감지 증폭기(BSA)로부터 발생되는 신호의 스윙 폭은 수십 mV 정도이다. 이를 해결할 수 있는 것이 메인 감지 증폭기(MSA)로서 상기 감지 증폭기와 모두 연결되며, 메인 데이터가 라인(MDL)과 반전 메인 데이터 라인()으로 블록 감지 증폭기(BSA)를 통과한 데이터를 인가받아 데이터와 반전 데이터의 감지 신호들의 스윙 폭을 크게 함으로써 서로 벌어지게 한다.In general, a swing width of a signal generated from a block sense amplifier (BSA) in a semiconductor memory device requiring high speed is about several tens of mV. One solution to this problem is the main sense amplifier (MSA), which is connected to all of the sense amplifiers, and the main data is a line (MDL) and an inverted main data line ( The data passing through the block sense amplifier (BSA) is applied to the circuit to increase the swing width of the sensing signals of the data and the inverted data.

도 6A, 도 6B, 도6C, 도6D, 도6E들은 메인 감지 증폭기의 출력 신호들의 타이밍도가 도시되어 있다.6A, 6B, 6C, 6D, and 6E show timing diagrams of the output signals of the main sense amplifiers.

도 6A에는 감지 증폭 제어신호의 타이밍도가 도시되어 있으며, 상기 제어신호가 하이레벨일때는 감지 증폭이 활성화되고, 로우 레벨일 때는 감지 증폭이 비활성화되어 다음 활성화 구간을 준비한다. 상기 제어신호(MSAEN)가 하이레벨인 동안에 등화 회로(134)는 오프되어 그 동작을 수행하지 않는다.6A shows a timing diagram of the sense amplification control signal. When the control signal is at the high level, sense amplification is activated, and when the control signal is at the low level, sense amplification is deactivated to prepare for the next activation period. While the control signal MSAEN is at the high level, the equalization circuit 134 is turned off and does not perform its operation.

도 6B는 메인 감지 증폭기에 인가되는 메인 데이터 라인과 반전 데이터 라인에 데이터들의 타이밍도가 도시되어 있다.6B shows a timing diagram of the data on the main data line and the inverted data line applied to the main sense amplifier.

도 6A, 도6B, 도6C들은 메인 감지 증폭기를 통하여 출력되는 감지 신호들의 출력 타이밍도가 도시되어 있다.6A, 6B, and 6C show output timing diagrams of sense signals output through the main sense amplifier.

상기 출력 타이밍도들을 보면, 메인 감지 증폭기를 통할수록 감지 신호들간이 스윙 폭이 증폭됨을 알 수 있다. 예를 들면, 35ns를 기준으로 도 6A의 메인 데이터 라인(MDL)과 반전 메인 데이터 라인()간의 전압은 약 0.025V의 차이가 있다. 그리고 도 6B에서 제 1 입력 구동 회로(133)를 통하여 발생되는 제 1 감지 신호(SAS0)와 제 1 반전 감지 신호()는 35ns를 기준으로 보면 약 0.05V의 전압차이가 있으며, 제 1 출력 구동 회로(136)를 통과한 제 2 감지 신호(SAS1)와 제 2 반전 감지 신호()는 약 0.1V의 전압 차이가 있다. 그리고 최종적으로 제 2 출력 구동 회로(139)를 통하여 출력되는 감지 신호(SAS)와 반전 감지 신호()는 약 1V의 전압차가 있다.Looking at the output timing diagrams, it can be seen that the swing width between the sensing signals is amplified as the main sense amplifier passes. For example, the main data line MDL and the inverted main data line of FIG. 6A based on 35 ns ), There is a difference of about 0.025V. In FIG. 6B, the first sensing signal SAS0 and the first inverting sensing signal generated through the first input driving circuit 133 ( ) Has a voltage difference of about 0.05 V based on 35 ns, and the second sensing signal SAS1 and the second inverting sensing signal (passed through the first output driving circuit 136) ) Has a voltage difference of about 0.1V. Finally, the sensing signal SAS and the inversion sensing signal output through the second output driving circuit 139 ) Has a voltage difference of about 1V.

그러므로 블록 감지 증폭기(BSA)를 통하여 출력되는 스윙 폭이 작은 데이터 신호들은 메인 감지 증폭기로 인해 스윙 폭이 커지게 되어 데이터를 감지하는데 있어 보다 용이해졌다. 지금까지는 감지 증폭 제어신호가 하이레벨인 동안에 수행되는 동작이었다.Therefore, data signals having a small swing width output through the block sense amplifier (BSA) have a larger swing width due to the main sense amplifier, thereby making it easier to detect data. Until now, the operation was performed while the sense amplification control signal was at a high level.

만일, 감지 증폭 제어신호(MSAEN)가 로우 레벨이라면 등화 회로(134)의 트랜지스터는 온되어 입력 구동 회로를 통하여 출력되는 감지신호와 반전 감지신호는 서로 레벨이 일치된다. 이는 도 6C, 도 6D, 도 6E에서 확인할 수 있다. 이로써 상기 감지 증폭 제어신호가 로우 레벨로 떨어지면 바로 감지신호와 반전 감지신호를 일치시켜 다음 데이터를 감지할 준비를 하게 된다. 그러므로 다음에 감지 증폭 제어신호의 활성화 구간을 앞당겨도 감지 신호와 반전 감지신호가 등화 회로를 통하여 일치된 상태가 되어 있기 때문에 오류가 발생되지 않는다. 그러므로 빠른 속도를 요하는 반도체 메모리 장치를 구현할 수 있다.If the sense amplification control signal MSAEN is at a low level, the transistor of the equalization circuit 134 is turned on so that the sensed signal and the inverted sensed signal output through the input driving circuit are at the same level as each other. This can be seen in Figures 6C, 6D and 6E. Thus, as soon as the sense amplification control signal falls to a low level, the sense signal and the inverted sense signal coincide with each other to prepare for sensing the next data. Therefore, even if the activation period of the sense amplification control signal is advanced next, an error does not occur because the sense signal and the inverted sense signal are in the same state through the equalization circuit. Therefore, it is possible to implement a semiconductor memory device that requires a high speed.

상술한 바와 같은, 반도체 메모리 장치의 메인 감지 증폭기는 감지 증폭 활성화 구간에서는 감지 신호들의 폭을 증폭하고, 감지 증폭 비활성화 구간에서는 빠른 시간 내에 감지 신호들을 일치시키기 때문에 다음 데이터 감지 활성화 구간이 다가오기 전에 충분히 준비 상태에 있으며, 데이터를 바로 감지 할 수 있는 효과가 있다.As described above, the main sense amplifier of the semiconductor memory device amplifies the width of the sense signals in the sense amplification activation section, and matches the sense signals within a short time in the sense amplification inactivation section, so that the next data sense activation section is sufficient before the next data sensing activation section approaches. It is in the ready state and has the effect of immediately detecting data.

Claims (7)

행 방향으로 배열되는 워드 라인들과;Word lines arranged in a row direction; 열 방향으로 배열되는 칼럼 라인들과;Column lines arranged in a column direction; 상기 워드 라인들과 칼럼 라인들이 교차된 영역에 형성되는 복수개의 메모리 셀들을 포함하며, 데이터를 저장하는 메모리 셀 어레이 블록들과;Memory cell array blocks including a plurality of memory cells formed in an area where the word lines and the column lines cross each other, and storing data; 외부로부터 인가된 제어신호에 응답하여 이에 해당되는 메모리 셀 어레이 블록을 선택하기 위한 블록 선택 수단과;Block selecting means for selecting a memory cell array block corresponding to the control signal applied from the outside; 상기 메모리 셀 어레이에서 선택된 셀의 데이터를 메모리 셀 어레이 외부로 전달하는 데이터 라인과;A data line transferring data of a cell selected in the memory cell array to an outside of the memory cell array; 상기 메모리 셀 어레이로부터 데이터를 인가받고, 외부로부터 인가된 감지 증폭 제어신호에 응답하여 인에이블되고, 상기 데이터를 감지 및 증폭하여 출력하는 감지 증폭기에 있어서,A sense amplifier which receives data from the memory cell array, is enabled in response to a sense amplification control signal applied from the outside, and senses and amplifies and outputs the data. 데이터 감지시 기준 전압을 공급하는 수단과;Means for supplying a reference voltage upon data sensing; 외부로부터 인가된 감지 증폭 제어신호에 응답하여 온오프되는 스위칭 수단과;Switching means turned on and off in response to a sense amplification control signal applied from the outside; 상기 데이터 라인으로부터 데이터를 인가받고, 이를 증폭하여 제 1 감지신호와 제 1 반전 감지 신호를 출력하는 입력 구동 수단과;Input driving means for receiving data from the data line, amplifying the data line, and outputting a first sensing signal and a first inversion sensing signal; 상기 감지 증폭기 제어신호에 응답하여 상기 제 1 감지신호와 제 1 반전 감지신호의 레벨을 일치시키기 위한 등화 수단과;Equalizing means for matching a level of the first sensed signal to a first inverted sensed signal in response to the sensed amplifier control signal; 상기 제 1 감지신호와 제 1 반전 감지신호를 인가받아 이를 비교 및 증폭하여 제 2 감지 신호와 제 2 반전 감지신호를 출력하는 차동 증폭기와;A differential amplifier receiving the first detection signal and the first inversion detection signal, comparing and amplifying the first detection signal and the first inversion detection signal, and outputting a second detection signal and a second inversion detection signal; 상기 제 2 감지신호와 제 2 반전 감지신호를 인가받아 소정 레벨로 증폭하여 출력하는 출력 구동 수단을 포함하는 반도체 메모리 장치A semiconductor memory device including an output driving means for receiving the second detection signal and the second inversion detection signal and amplifying and outputting the second detection signal to a predetermined level; 제 1 항에 있어서,The method of claim 1, 상기 반도체 메모리 장치는 상기 입력 구동 수단,등화 수단, 차동 증폭기, 출력 구동 수단들이 적어도 두단 이상 직렬 연결되는 특징을 갖는 반도체 메모리 장치.The semiconductor memory device is characterized in that the input driving means, the equalizing means, the differential amplifier, the output driving means are connected in series at least two stages. 제 1 항에 있어서,The method of claim 1, 상기 입력 구동 수단은The input drive means 베이스에 데이터 라인이 접속되고, 컬렉터에 전원전압이 인가되고, 에미터가 상기 기준 전압 공급 수단에 접속되어 제 1 감지신호를 출력하는 제 1 트랜지스터와;A first transistor having a data line connected to the base, a power supply voltage applied to the collector, and an emitter connected to the reference voltage supply means to output a first sense signal; 베이스에 데이터 라인이 접속되고, 컬렉터에 전원전압이 인가되고, 에미터가 상기 기준 전압 공급 수단에 접속되어 제 1 반전 감지신호를 출력하는 제 2 트랜지스터를 포함하는 감지 증폭 회로.And a second transistor connected with a data line at a base, a power supply voltage applied to a collector, and an emitter connected to the reference voltage supply means to output a first inversion sensing signal. 제 1 항에 있어서,The method of claim 1, 상기 등화 수단은The equalization means 게이트에 감지 증폭 제어신호가 인가되고, 드레인과 소오스에 각각 제 1 감지신호와 제 1 반전 감지신호가 인가되는 PMOS 트랜지스터를 포함하는 감지 증폭 회로.And a PMOS transistor to which a sense amplification control signal is applied to a gate and a first sense signal and a first inverted sense signal are applied to a drain and a source, respectively. 제 1 항에 있어서,The method of claim 1, 상기 등화 수단은The equalization means 입력단에 센스엠프 제어신호가 인가되는 인버터와;An inverter to which a sense amplifier control signal is applied to an input terminal; 게이트가 상기 인버터의 출력단에 접속되고, 드레인과 소오스에 각각 제 1 감지신호와 제 1 반전감지신호가 인가되는 NMOS 트랜지스터를 포함하는 감지 증폭 회로.And an NMOS transistor having a gate connected to an output terminal of the inverter, and having a first sensing signal and a first inversion sensing signal applied to a drain and a source, respectively. 제 1 항에 있어서,The method of claim 1, 상기 차동 증폭기는The differential amplifier 일단에 전원전압이 인가되고, 타단이 제 2 감지신호 출력단에 접속되는 제 1 저항과;A first resistor to which a power supply voltage is applied at one end and the other end thereof is connected to a second sense signal output end; 컬렉터가 상기 제 1 저항의 타단에 접속되고, 베이스에 데이터라인 전압에서 소정레벨 감소된 제 1 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 3 트랜지스터와;A third transistor having a collector connected to the other end of the first resistor, a first sensing signal reduced by a predetermined level in the data line voltage to a base, and an emitter connected to the transfer transistor; 일단에 전원전압이 인가되고, 타단이 제 2 반전 감지신호 출력단에 접속되는 제 2 저항과;A second resistor connected to one end of the power supply voltage and connected to the second inversion detection signal output terminal; 컬렉터가 상기 제 2 저항의 타단에 접속되고, 베이스가 소정 전압레벨이 감소된 제 1 감지신호를 인가받고, 에미터가 상기 제 3 트랜지스터의 에미터에 접속되는 제 4 트랜지스터를 포함하는 감지 증폭 회로.A sense amplifying circuit comprising a fourth transistor connected to the other end of the second resistor, a base applied to the first sensed signal having a reduced predetermined voltage level, and an emitter connected to the emitter of the third transistor . 제 1 항에 있어서,The method of claim 1, 상기 출력 구동 수단은The output drive means 컬렉터에 외부로부터 전원전압이 인가되고, 베이스에 제 2 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 5 트랜지스터와;A fifth transistor to which a collector voltage is applied from the outside, a second sensing signal is applied to the base, and an emitter is connected to the transfer transistor; 컬렉터에 외부로부터 전원전압이 인가되고, 베이스에 제 2 반전 감지신호가 인가되고, 에미터가 상기 전달 트랜지스터에 접속되는 제 6 트랜지스터를 포함하는 감지 증폭 회로.And a sixth transistor to which a collector voltage is applied from the outside, a second inversion detection signal is applied to the base, and an emitter is connected to the transfer transistor.