KR930013964A - 프로그램 가능한 메모리 타이밍 - Google Patents

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Abstract

본 발명은 데이타 처리시스템의 메모리 제어기장치내의 RAM을 이용함으로써 프로그램 가능한 메모리 타이밍을 제공하며 다른 DRAM메모리모듈을 갖는 데이타 처리시스템에서 동작한다. MCRAM이라 칭하는 이 RAM은 메모리연산에 대해 타이밍정보를 기억시키기 위해 이용된다.
특히, MCRAM은 각 메모리연산, 즉 판독, 기록, 및 재생에 대해 RAS,CAS, LD 및 AD타이밍신호에 대한 관련정보를 기억시킨다.
본 발명의 바람직한 실시예는 모든 가능한 DRAM메모리모듈에 대해 적합한 총칭적 타이밍정보로서 MCRAM이 먼저 로드되는 특정 프로그래밍 처리를 고려한다.
이 로딩동작에 뒤이어 처리기는 특정 메모리모듈내 DRAM의 ID넘버를 획득한다.
이 ID넘버는 이 ID넘버에 해당하는 DRAM에 대한 매각인-특정 최적타이밍을 구하기 위해 조사테이블에서 이용된다. 그후 처리기는 이 최적타이밍정보를 MCRAM에 기록시킨다. 그로부터 이 특정 메모리모듈에 대한 모든 메모리연산은 이 최적 타이밍정보를 이용한다.

Description

프로그램 가능한 메모리 타이밍.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 가르침을 채택한 전형적인 처리시스템의 기능 블록 다이어그램이며,
제2도는 싱글 인-라인모듈(SIMM)에 위치한 본 발명의 크로스 바 스위치 (CBS)를 도시하는 기능 블록 다이어그램이며,
제3도는 본 발명에 이용된 각 크로스 바 스위치의 기능 블록 다이어그램이다.

Claims (20)

  1. 처리기 ; 메모리수단 ; 상기 메모리수단에 타이밍신호를 제공하기 위해 상기 메모리수단 및 상기 처리기에 접속되며, 상기 타이밍 신호를 제공하기 위해 프로그램 가능한 메모리 타이밍수단을 포함하는 메모리 제어기수단 ; 으로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  2. 제1항에 있어서, 상기 메모리 제어기수단을 상기 메모리수단에 접속시키는 메모리버스 ; 및 상기 메모리 제어기수단을상기 처리기에 접속시키는 시스템버스 ; 를 추가로 포함하는 것을 특징으로 하는 데이타 처리시스템.
  3. 제1항에 있어서, 상기 메모리수단이 각각이 데이타를 기억하고 검색하기 위해 적어도 1메모리장치를 포함하는 다수의 메모리모듈로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  4. 제1항에 있어서, 상기 프로그램 가능한 타이밍수단은 적어도 1RAM으로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  5. 제1항에 있어서, 상기 메모리수단은 적어도 1 DRAM으로 구성되고, 상기 타이밍 신호가 RAS 및 CAS 신호를 포함하는 것을 특징으로 하는 데이타 처리시스템.
  6. 처리기 ; 타이밍신호에 따라서 데이타를 기억하고 검색하기 위한 메모리수단 ; 상기 메모리수단에 데이타 및 타이밍 신호를 제공하기 위해 상기 메모리수단 및 상기 처리기에 접속되고, 상기 타이밍신호를 제공하기 위해 프로그램가능한 메모리타이밍 수단을 포함하는 메모리제어기수단 ; 으로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  7. 제6항에 있어서, 상기 메모리 제어기수단을 상기 메모리수단에 접속시키는 메모리 버스 ; 및 상기 메모리 제어기수단을 상기 처리기에 접속시는 시스템버스 ; 를 추가로 포함하는 것을 특징으로 하는 데이타 처리시스템.
  8. 제6항에 있어서, 상기 메모리수단이 각각이 데이타를 기억하고 검색하기 위해 적어도 1메모리장치를 포함하는 다수의 메모리모듈로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  9. 제6항에 있어서, 상기 프로그램 가능한 메모리 타이밍수단이 적어도 1RAM으로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  10. 제6항에 있어서, 상기 메모리수단이 적어도 1 DRAM으로 구성되는 것을 특징으로 하는 데이타 처리시스템.
  11. 제10항에 있어서, 성기 적어도 1DRAM에 대해 타이밍신호 데이타를 기억하고 상기 처리기에 억세스 가능한 조사테이블수단을 추가로 포함하는 것을 특징으로 하는 데이타 처리시스템.
  12. 제11항에 있어서, 상기 조사테이블수단이 ROM내에 위치하는 것을 특징으로 하는 데이타 처리 시스템.
  13. 제12항에 있어서, 상기 조사테이블수단이 마그네틱 디스크내에 위치하는 것을 특징으로 하는 데이타 처리 시스템.
  14. 타이밍 데이타를 프로그램 가능한 메모리 타이밍수단에 프로그램시키는 단계 ; 상기 타이밍 데이타로부터 타이밍신호를 발생시켜 이 타이밍신호를 메모리수단에 제공하는 단계 ; 로 구성되며, 처리기, 타이밍신호에 따라서 데이타를 기억하고 검색하기 위한 메모리수단, 및 타이밍 데이타로부터 타이밍신호를 발생시키는 프로그램 가능한 메모리 타이밍수단을 포함하며 상기 메모리수단에 상기 타이밍신호를 제공하는 메모리 제어기수단을 포함하는 데이타처리시스템의 메모리타이밍을 프로그램하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 메모리 가능한 타이밍수단이 적어도 1RAM으로 구성되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 메모리수단이 적어도 1 DRAM으로 구성되는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 상기 메모리 가능한 메모리 타이밍수단에 타이밍 데이타를 프로그램하는 상기 단계가 상기 프로그램 가능한 메모리 타이밍수단으로 다수의 소정 메모리수단을 이용하는데 적합한 총칭적 타임이 신호를 구성하는 타이밍신호를 로드시키는 단계 ; 데이타를 기억하고 검색하기 위해 이용되는 특정 형태의 메모리수단을 식별하는 단계 ; 조사 테이블수단으로부터 상기 메모리수단에 대한 타이밍 데이타를 판독하는 단계 ; 상기 메모리수단에 대한 상기 타이밍데이타를 상기 프로그램 가능한 메모리 타이밍 수단에 기록시키는 단계 ; 로 구성되며, 상기 처리기에 억세스 가능하고 상기 메모리수단에 대해 타이밍신호를 기억하는 조사테이블수단을 추가로 포함하는 상기 데이타 처리시스템의 메모리 타이밍을 프로그램하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 프로그램 가능한 메모리 타이밍수단이 적어도 1RAM으로 구성되는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 메모리수단이 적어도 1 DRAM으로 구성되는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 DRAM의 형태가 이 DRAM에 의해 상기 메모리 제어기수단에 제공되는 ID넘버에 의해 식별되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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US811,825 1985-12-20
US07/811,825 US5394541A (en) 1990-07-17 1991-12-20 Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals

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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530944A (en) * 1991-02-27 1996-06-25 Vlsi Technology, Inc. Intelligent programmable dram interface timing controller
US10361802B1 (en) 1999-02-01 2019-07-23 Blanding Hovenweep, Llc Adaptive pattern recognition based control system and method
TW390446U (en) * 1992-10-01 2000-05-11 Hudson Soft Co Ltd Information processing system
US5623506A (en) * 1994-01-28 1997-04-22 International Business Machines Corporation Method and structure for providing error correction code within a system having SIMMs
US5918242A (en) * 1994-03-14 1999-06-29 International Business Machines Corporation General-purpose customizable memory controller
AU703750B2 (en) * 1994-10-14 1999-04-01 Compaq Computer Corporation Easily programmable memory controller which can access different speed memory devices on different cycles
JPH08123717A (ja) * 1994-10-25 1996-05-17 Oki Electric Ind Co Ltd 半導体記憶装置
US20030009616A1 (en) * 1994-11-30 2003-01-09 Brian K. Langendorf Method and apparatus for integrating and determining whether a memory subsystem is installed with standard page mode memory or an extended data out memory
US5577236A (en) * 1994-12-30 1996-11-19 International Business Machines Corporation Memory controller for reading data from synchronous RAM
US5630096A (en) * 1995-05-10 1997-05-13 Microunity Systems Engineering, Inc. Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order
GB9526383D0 (en) * 1995-12-22 1996-02-21 Memory Corp Plc Computers
US5802550A (en) * 1996-01-17 1998-09-01 Apple Computer, Inc. Processor having an adaptable mode of interfacing with a peripheral storage device
GB2309559B (en) * 1996-01-27 2000-01-26 Motorola Israel Ltd Microprocessor and system
US5819304A (en) * 1996-01-29 1998-10-06 Iowa State University Research Foundation, Inc. Random access memory assembly
US6662240B1 (en) * 1996-05-08 2003-12-09 Ncr Corporation Automated configuration of computer accessories
US6088774A (en) 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US6226723B1 (en) * 1996-09-20 2001-05-01 Advanced Memory International, Inc. Bifurcated data and command/address communication bus architecture for random access memories employing synchronous communication protocols
EP0831402A1 (en) * 1996-09-23 1998-03-25 Hewlett-Packard Company Dynamically configuring timing to match memory bus loading conditions
US6249827B1 (en) * 1997-08-11 2001-06-19 Advanced Memory International, Inc. Method for transferring data associated with a read/write command between a processor and a reader circuit using a plurality of clock lines
US6052750A (en) * 1998-01-06 2000-04-18 Sony Corporation Of Japan Home audio/video network for generating default control parameters for devices coupled to the network, and replacing updated control parameters therewith
US6349352B1 (en) * 1998-01-06 2002-02-19 Sony Corporation Of Japan Home audio/video network with both generic and parameterized device control
US6037821A (en) * 1998-05-28 2000-03-14 General Electric Company Digital programmable clock generator with improved accuracy
US6037809A (en) * 1998-06-02 2000-03-14 General Electric Company Apparatus and method for a high frequency clocked comparator and apparatus for multi-phase programmable clock generator
JP2000030375A (ja) 1998-07-10 2000-01-28 Tokyo Electron Ltd データ処理システム、アクセス装置及び記録媒体
US6304923B1 (en) * 1998-10-14 2001-10-16 Micron Technology, Inc. Method for prioritizing data transfer request by comparing a latency identifier value received from an I/O device with a predetermined range of values
KR100578112B1 (ko) * 1998-10-16 2006-07-25 삼성전자주식회사 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법
TW494303B (en) * 1998-10-20 2002-07-11 Via Tech Inc Input/output controller
WO2000026793A1 (en) * 1998-10-30 2000-05-11 Atmel Corporation System and method for accessing data from an external memory using dual read timing protocols
US7904187B2 (en) 1999-02-01 2011-03-08 Hoffberg Steven M Internet appliance system and method
US20020144173A1 (en) * 2001-03-30 2002-10-03 Micron Technology, Inc. Serial presence detect driven memory clock control
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US7275120B2 (en) * 2003-05-15 2007-09-25 Michael Ou Configurable advanced technology attachment/integrated drive electronics host controller with programmable timing registers that store timing parameters that control communications
KR100714396B1 (ko) * 2005-07-18 2007-05-04 삼성전자주식회사 메모리의 처리속도를 향상시킨 컴퓨터 시스템
US7508723B2 (en) * 2007-05-24 2009-03-24 Entorian Technologies, Lp Buffered memory device
US20100325519A1 (en) * 2009-06-17 2010-12-23 Microsoft Corporation CRC For Error Correction
US9021193B2 (en) * 2010-01-21 2015-04-28 Hewlett-Packard Development Company, L.P. Utilization of stored timing data to configure a memory controller
US20140122775A1 (en) * 2012-10-31 2014-05-01 Freescale Semiconductor, Inc. Memory controller for memory device
KR102161311B1 (ko) * 2014-12-03 2020-10-05 에스케이하이닉스 주식회사 메모리 컨트롤러
WO2017149362A1 (en) * 2016-03-04 2017-09-08 Telefonaktiebolaget Lm Ericsson (Publ) Application-specific integrated circuit (asic) memory parameter lookup
US10628049B2 (en) 2017-07-12 2020-04-21 Sandisk Technologies Llc Systems and methods for on-die control of memory command, timing, and/or control signals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2585602B2 (ja) * 1987-06-10 1997-02-26 株式会社日立製作所 半導体記憶装置
US4785428A (en) * 1987-06-18 1988-11-15 Intel Corporation Programmable memory array control signals
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
US5276856A (en) * 1989-09-28 1994-01-04 Pixel Semiconductor, Inc. Memory controller flexible timing control system and method
US5202857A (en) * 1990-11-07 1993-04-13 Emc Corporation System for generating memory timing and reducing memory access time

Also Published As

Publication number Publication date
KR100203392B1 (ko) 1999-06-15
US5394541A (en) 1995-02-28
EP0549139A1 (en) 1993-06-30
JPH06266607A (ja) 1994-09-22
DE69232458T2 (de) 2002-12-12
EP0549139B1 (en) 2002-03-06
DE69232458D1 (de) 2002-04-11

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