KR930010742A - 메모리 억세스 장치 - Google Patents

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히로마사 다까하시
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세끼자와 다다시
후지쓰 가부시끼가이샤
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Abstract

중앙처리부내의 제1버퍼기억수단을 접속하기 위한 제1버스에 접속돼 있고 상기 적어도 하나의 제1버스에 의해서 엑세스되며 상기 제1버퍼기억수단과 상기 제2버퍼기억수단중 적어도 하나를 상기 중앙처리부와 독립적으로 엑세스하는 제2버퍼기억수단에 접속된 메모리 엑세스장치에 있어서;상기 제1버퍼기억수단과 상기 제2버퍼기억수단중 적어도 하나가 엑세스 되는가에 의하여 번지를 발생하는 번지발생수단과, 상기 메모리 엑세스장치가 상기 제1버스의 버스사용권을 획득할때 상기 번지를 상기 제1버스에 출력하고, 상기 제2버퍼기억수단이 상기 제1버퍼기억수단에 엑세스 요구를 발생하며, 상기 제1버스에 대한 출력이 유휴상태로 들어가도록 제어하는 출력제어수단을 구비한 것이 특징으로 하는 메모리 엑세스 장치.

Description

메모리 엑세스 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 원리를 나타낸 도면.
제4도는 제1과 제2캐쉬(cache)메모리를 구비한 본 발명의 컴퓨터 시스템 구성도.
제5도는 본 발명의 일실시예의 메모리 엑세스 장치의 구성도.

Claims (9)

  1. 중앙처리부(22)내의 제1버퍼기억수단을 접속하기 위한 제1버스(28)에 접속돼 있고 상기 적어도 하나의 제1버스(25)에 의해서 엑세스되며 상기 제1버퍼기억수단(23)과 상기 제2버퍼기억수단(24)중 적어도 하나를 상기 중앙처리부와 독립적으로 엑세스하는 제2버퍼기억수단(24)에 접속된 메모리 엑세스장치에 있어서:상기 제1버퍼기억수단(23)과 상기 제2버퍼기억수단(24)중 적어도 하나가 엑세스되는가에 의하여 번지를 발생하는 번지발생수단(11)과, 상기 메모리 엑세스장치(21)가 상기 제1버스(28)의 버스사용권을 획득할때 상기 번지를 상기 제1버스(28)에 출력하고, 상기 제2버퍼기억수단(24)이 상기 제1버퍼기억수단(23)에 엑세스 요구를 발생하면, 상기 제1버스(28)에 대한 출력이 유휴상태로 들어가도록 제어하는 출력제어수단(12)을 구비한 것이 특징으로 하는 메모리 엑세스 장치.
  2. 제1항에 있어서, 상기 유휴상태가, 상기 제1버스에 대한 출력의 고임피던스 상태를 표시하는 것이 특징인 메모리 엑세스장치.
  3. 제2항에 있어서, 상기 출력제어수단(12): 상기 번지발생수단(11)으로부터 출력된 번지를 일시적으로 기억하는 래치(14)와; 상기 래치의 출력을 상기 제1버스에 출력하거나, 또는 상기 래치의 출력을 고임피던스 상태로 유지하는 3상 버퍼(15)와; 정상동작중 상기 3상 버퍼를 통해서 상기 래치내에 일시적 기억된 번지를 출력하고,상기 유휴상태중 상기 래치내에 일시적으로 기억된 상기 번지를 고임피던스 상태를 유지하는 버퍼제어수단(12)을 구비한 것이 특징인 메모리 엑세스장치.
  4. 제1항에 있어서, 상기 메모리 엑세스장치(21)에서의 상태변경을 제어하는 스테이트머신(13′)과 상기 번지발생수단(11)의 출력이 유효한가 여부를 표시하는 스트로브신호(AS#)를 발생하는 스트로브 신호출력수단(13″)을 갖는 제어수단(13)을 더 구비한 것이 특징인 메모리 엑세스 장치.
  5. 제1항에 있어서, 상기 제1버퍼기억수단(23)과 상기 제2버퍼기억수단(24)이 중앙처리부(22)의 캐쉬 메모리로서 동작되고, 상기 제2버퍼기억수단(24)으로부터 상기 제1버퍼기억수단(23)으로 보내지는 엑세스 요구가 캐쉬메모리 엔트리를 무효화하여 상기 주기억수단(25)과 상기 2개의 버퍼기억수단간의 일치성을 유지하는 신호(MREQ#)인 것이 특징인 메모리 엑세스장치.
  6. 제1항에 있어서, 상기 제어수단(13)이, 버스사용권이 요구될 때, 버스를 획득하는데 사용되는 버스사용권 요구신호를 상기 중앙처리부(22)에 보내고, 상기 중앙처리부에 의한 버스사용권을 허용하기 위해 발생된 버스사용권 응답신호에 의하여 버스의 사용을 개시하는 것이 특징인 메모리 엑세스 장치.
  7. 제1항에 있어서, 상기 번지발생수단(11)이 상기 중앙처리부(22)와 독립적으로 산술연산을 실행키 위한 산술연산부(27)내에 설치돼 있고, 산술연산을 실행키 위한 독출 데이타의 번지와, 그 연산결과가 기억되는 번지중 적어도 하나에 관한 번지를 발생하는 것이 특징인 메모리 엑세스장치.
  8. 제7항에 있어서, 상기 산술변산부(27)가 벡터처리부인 것이 특징인 메모리 엑세스 장치.
  9. 제8항에 있어서, 상기 벡터처리부가, 파이프라인 처리로 산술연산을 실행하는 것이 특징인 메모리 엑세스 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021734A 1991-11-19 1992-11-19 메모리 억세스 장치 KR950014177B1 (ko)

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JP30357891 1991-11-19

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