KR880014461A - 논리연산장치 - Google Patents

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Abstract

내용 없음

Description

논리연산장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 일실시예의 논리연산장치의 요부를 개략적으로 도시하는 블록도. 제3도는 본 발명에 의한 다른 바람직한 실시예의 논리연산장치를 구현한 대규모집적회로의 설계도를 개략적으로 도시하는 평면도이다.

Claims (11)

  1. 논리연산장치에 있어서, 프리차아지형(precharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치； 정적회로의 구성되고, 상기 제1장치와 동일한 연산기능을 갖는 제2의 산출 및 논리장치를 포함하는 것을 특징으로 하는 논리연산장치.
  2. 논리연산장치에 있어서, 프리차아지형(percharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치； 정적회로로 구성되고, 상기 제1장치와 동일한 연산기능을 갖는 제2의 산출 및 논리장치； 패리티비트(party bit)를 상기 제1장치의 연산출력에 첨가하기위한 패리티비트발생기； 상기 제1장치의 프리차아지용 타이밍을 제어하고, 상기 제1 및 제2장치의 데이타입력과 출력용 타이밍콘트롤러를 포함하는 것을 특징으로 하는 논리연산장치.
  3. 논리연산장치에 있어서, 프리차아지형(precharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치；정적회로로 구성되고, 상기 제1장치와 동일한 연산기능을 갖는 제2의 산술 및 논리장치；상기 제1장치의 연산출력과 상기 제2장치의 연산출력을 비교하기 위한 비교기(comparator)；상기 비교기의 출력을 수신하기 위한 불일치플래그레지스터；상기 제1 및 제2장치에 공통의 데이타를 제공하기 위한 입력레지스터；상기 제1장치의 프리차아지용 타이밍을 제어하고, 상기 제1 및 제2장치의 데이타입력과 출력용 타이밍콘트롤러를 포함하는 것을 특징으로 하는 논리연산장치.
  4. 논리연산장치에 있어서, 프리차아지형(precharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치；정적회로로 구성되고, 상기 제1장치와 동일한 연산기능을 갖는 제2의 산출 및 논리장치；패리티비트를 상기 제1장치의 연산출력에 첨가하기 위한 패리티비트발생기；상기 제1장치의 연산출력과 상기 제2장치의 연산출력을 비교하기 위한 비교기；상기 비교기의 출력을 수신하기 위한 붙일치플래그레지스터；상기 제1 및 제2장치에 공통의 데이타를 제공하기 위한 입력레지스테；상기 패리티발생기로부터 패리티비트로 첨가된 출력데이타를 수신하기 위한 출력레지스터；상기 출력레지스테의 출력데이타를 기억하기 위한 국부기억장치(local storage)；상기 국부기억장치에 기입제어(write control)를 실행하기 위한 국부기억장치콘트롤러(local storage controller)；상기 불일치플레그레지스터의 출력에 따라서 국부기억장치콘트롤러로부터 기입제어신호를 억제하기 위한 콘트롤러；상기 제1장치의 프리차아지용 타이밍을 제어하고, 상기 제1 및 제2장치의 데이타입력과 출력용 타이밍콘트롤러를 포함하는 것을 특징으로 하는 논리연산장치.
  5. 제4항에 있어서, 상기 논리기억장치가 범용의 레지스터군을 포함하며, 그 각각이 복수개의 번지지정영역(addressable areas)을 가지고, 상기 국부기억장치콘트롤러가 상기 국부기억장치에 번지제어신호(address controlsignal), 기입제어신호(write control signal) 및 판독제어신호(read control signal)를 생성하는 것을 특징으로 하는 논리연산장치.
  6. 논리연산장치에 있어서, 프리차아지형(precharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치；정적회로로 구성되고, 상기 제1장치와 동일한 연산기능을 갖는 제2의산술 및 논리장치；패리티비트를 상기 제1장치의 연산출력에 첨가하기 위한 패리티비트발생기；상기 제1장치의 연산출력과 상기 제2장치의 연산출력을 비교하기 위한 비교기；상기 비교기의 출력을수신하기 위한 불일치플래그레지스터；상기 제1 및 제2장치에 공통의 데이타를 제공하기 위한 입력레지스터；상기 패리티발생기로부터 패리티비트로 첨가된 출력데이타를 수신하기 위한 출력레지스터；상기 출력레지스터의 출력데이타를 기억하기 위한 국부기억장치(local storage)；상기 국부기억장치에 기입제어(write control)를 실행하기 위한 국부기억장치콘트롤러(local storage controller)；상기 불일치플래그레지스터의 출력에 따라서 국부기억장치콘트롤러부터 기입제어신호를 억제하기 위한 콘트롤러；상기 제1장치에 공급된 프리차아지제어타이밍신호, 상기 입력레지스터에 공급된 데이타취입(data takke-in) 타이밍신호, 상기 출력레지스터에 공급된 데이타취입타이밍신호 및 상기 국부기억장치콘트롤러에 공급된 제어타이밍신호를 차례로 생성하기 위한 타이밍 콘트롤러를 포함하는 것을 특징으로 하는 논리연산장치.
  7. 제6항에 있어서, 상기 불일치플래그레지스터의 출력은 상기 타이밍콘트롤러를 리셋트하기 위하여 호스트프로세싱장치와 리셋트신호에 보내고, 상기 불일치플래그레지스터는 상기 불일치플래그레지스터의 출력에 응답하여 상기 호스트프로세싱장치로부터 수신되는 것을 특징으로 하는 논리연산장치.
  8. 제7항에 있어서, 상기 프로세싱장치가 연산을 제어하는 서어비스프로세서(service processor)인 것을 특징으로 하는 논리연산장치.
  9. 제6항에 있어서, 상기 출력래지스터가 상기 패리티비트발생기로부터 출력데이타를 수신하고, 상기 국부기억장치에 이 출력을 공급하고,출력데이타가 사용장치에 보내지는 경로에 접속되는 것을 특징으로 하는 논리연산장치.
  10. 제9항에 있어서, 상기 사용장치가 메모리장치(memory unit)인 것을 특징으로 하는 논리연산장치.
  11. 프리차아지형(precharge type)의 동적회로(dynamic circuit)를 포함하는 제1의 산술 및 논리장치 및 정적회로로 구성되고, 상기 제1장치와 동일한 연산기능을갖는 제2의 산술 및 논리장치를 포함하는 논리연산장치를 사용한 논리연산프로세스에 있어서, 상기 프로세스가；입력레지스터내에 연산데이타를 취하고, 상기 제1 및 제2장치에 공통으로 그 데이타를 공급하는 제1단계；패리티비트를 상기 제1장치의 연산출력에 첨가하고, 상기 제1장치의 연산출력을 상기 제2장치의 연산출력과 비교하여, 비교결과를 출력하는 제2단계；국부기억장치에서 비교결과가 상기 제1 및 제2장치의 연산데이타가 동일함을 보여줄 때, 패리티비트로 첨가된 상기 제1장치의 연산데이타인 이 출력데이타를 기입하거나, 또는 국부기억장치에서 비교결과가 상기 제1 및 제2장치의 연산데이타가 동일하지 않음을 보여줄때, 패리티비트로 첨가된 상기 제1 장치의 연산데이타인 출력데이타의 기입을 억제하는 제3의 단계를 포함하는 것을 특징으로 하는 논리연산장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
KR1019880004997A 1987-05-01 1988-04-30 논리연산장치 KR920001100B1 (ko)

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