KR930007566B1 - Bi-CMOS회로 - Google Patents

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Abstract

내용 없음.

Description

Bi-CMOS회로
제1도는 본 발명에 의한 Bi-CMOS회로의 일실시예를 나타내는 개략도.
제2도는 제1도의 실시예 타이밍 도표.
제3도는 본 발명에 의한 Bi-CMOS회로의 다른 일실시예를 나타내는 개략도.
제4도는 제1도의 실시예의 출력신호의 파형도.
제5도는 본 발명에 의한 Bi-CMOS회로의 제3실시에를 나타내는 개략도.
제6도는 본 발명에 의한 Bi-CMOS회로의 제4실시예를 나타내는 개략도.
제7도는 종래의 논리회로의 개략도.
본 발명의 논리회로, 특히, 용량성부하를 구동하는 Bi-CMOS 구성의 논리회로에 관한 것이다.
통상의 바이폴라 공정에 약간의 MOS공정의 일부를 부가하여, 바이폴라 소자와 MOS소자를 동시에 형성하는 Bi-CMOS프로세서는, 고정도의 아날로그 처리 및 대전력 드라이브 전용의 바이폴라 회로와, 고집적, 저소비전력화에 유리한 CMOS회로를 동일 칩상에 혼재시켜 고성능 논리회로를 제조할 수 있다.
제7도는 종래의 논리회로를 나타내는 도면이고, Bi-CMOS프로세서에 의해 인버터를 구성한 것이다. 도면에서, Mn1은 N-채널 MOS트랜지스터로 구성된 입력 트랜지스터, Q1, Q2는 바이폴라 트랜지스터로 된 오프(off)버터 트랜지스터, Q3는 바이폴라 트랜지스터로 구성된 출력 트랜지스터이다. R1~R4는 저항, D1, D2쇼트키이 배리어 다이오드 c는 용량성부하, Vln은 입력신호, Vout는 출력신호이다.
이러한 구성에서는, 일반적으로 드라이브 능력을 얻기 위하여, 통상 Q1, Q3를 쇼트키이 배리어를 구비한 트랜지스터로 구성하거나, Q2, Q3의 면적을 크게한다.
이러한 종래의 논리회로에 있어서는, 특히, 트랜지스터(Q3)의 면적을 크게하여 고드라이브 능력화를 시도하는 경우에, 이 출력 트랜지스터(Q3)의 베이스 전류를 증대시켜야 하나, 베이스 전류원으로서 MOS트랜지스터(Mn1)를 사용하므로 충분한 량의 베이스 전류를 출력 트랜지스터(Q3)에 공급할 수 없고, 그 결과, 출력 트랜지스터(Q3)의 턴 온(trun-on)이 느려지는(즉, 출력신호(Vout)의 tPHL의 증대하는) 문제점이 있었다.
따라서, 본 발명은 출력 트랜지스투(Q3)의 턴 온을 고속화하여, 출력신호(Vout)의 tPHL을 단축하는 것을 목적으로 한다.
본 발명의 중요한 일 태양에 의하면, 입력신호의 논리상태에 따라서 온/오프되고, 온 동작시에, 출력 트랜지스터의 베이스에 제1전류를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운(active pull-down)전류인 제2전류를 상기 출력 트랜지스터의 베이스에 공급하는 액티브 풀다운 전류 공급수단을 구비함으로써 상기 제1 및 제2전류가 상기 출력 트랜지스터의 베이스에 공급될 수 있는 Bi-CMOS회로가 제공된다.
상기 액티브 풀-다운 전류 공급수단은, 게이트 전극이 상기 제1트랜지스터의 게이트 전극에 접속된 P-채널 MOS트랜지스터로 구성된 제2트랜지스터와, 이 제2트랜지스터에 직렬 접속되고, 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터, 및 베이스가 상기 제3트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터의 베이스에 접속된, 바이폴라 트랜지스터로 구성된 제4트랜지스터를 구비할 수도 있다.
상기 제2트랜지스터의 면적과 제3트랜지스터의 면적은 실질상 동일할 수 있다. 또한, 제2트랜지스터의 면적은 상기 제3트랜지스터의 면적보다 더 클 수 있다.
상기 액티브 풀-다운 전류공급수단은, 또한, 게이트 전극이 상기 제1트랜지스터의 게이트 전극에 접속된, P-채널 MOS트랜지스터로 구성된 제2트랜지스터와, 이 제2트랜지스터에 직렬 접속되고 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터, P-채널 MOS트랜지스터로 된 제4트랜지스터, 이 제4트랜지스터와 직렬 접속되고 N-채널 MOS트랜지스터로 구성되고 게이트 전극이 상기 제4트랜지스터의 게이트 전극에 접속된 제5트랜지스터를 구비하며, 이 제5트랜지스터와 제4트랜지스터 사이의 라인에는 상기 제2트랜지스터와 제3트랜지스터간의 라인이 접속되고, 그리고, 바이폴라 트랜지스터로 구성되고 베이스가 제5트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터의 베이스에 접속된 제6트랜스터를 구비하여 구성될 수 있다.
본 발명에서는, 제1트랜지스터(종래의 입력 트랜지스터 Mn1에 상당함)의 턴 온 과도기에, 제2, 제3트랜지스터가 온되어, 이 제2, 제3트랜지스터를 흐르는 전류에 의해서, 바이폴라 트랜지스터로 구성된 제4트랜지스터가 온된다. 결과적으로, 제1트랜지스터와 상기 제4트랜지스터의 쌍방을 통해 출력 트랜지스터(상기 트랜지스터 Q3에 상당함)에 베이스 전류가 공급되어, 출력 트랜지스터를 고속으로 턴 온 시킬 수 있다.
본 발명의 다른 중요 태양에 의하면, 입력신호의 논리상태에 따라서 온/오프되고, 온 동작시에, 출력 트랜지스터의 베이스 제1전류를 공급하는, P-채널 MOS트랜지스터로 구성된 제1트랜지스터와 N-채널 MOS트랜지스터로 구성된 제2트랜지스터와, 상기 제1 및 제2트랜지스터의 게이트 전극들에 접속되어, 액티브 풀 다운 전류인 제2전류를 상기 출력트랜지스터의 베이스에 공급하는 액티브를 풀다운 전류공급수단을 구비함으로써, 상기 제1과 제2전류가 상기 출력 트랜지스터에 공급될 수 있는 Bi-CMOS회로가 제공된다.
본 발명의 다른 중요한 태양에 의하면, 입력신호의논리상태에 따라 온/오프되고 온 동작시, 제1출력 트랜지스터의 베이스에 제1전류를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터와, 상기 입력신호의 논리상태에 따라 온/오프되고 온 동작시, 제2출력 트랜지스터의 베이스에 제2전류를 공급하는, P-채널 MOS트랜지스터로 구성된 제2트랜지스터 및 N-채널 MOS트랜지스터로 구성된 제3트랜지스터와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운 전류인 제3전류를 상기 제1출력 트랜지스터의 베이스에 공급하는 제1액티브 풀-다운 전류공급 수단을 구비함으로써, 상기 제1과 제3전류가 상기 제1출력 트랜지스터의 베이스에 공급될 수 있고, 그리고, 상기 제2 및 제3트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운전류인 제4전류를 상기 제2출력 트랜지스터의 베이스에 공급하는 제2액티브 풀-다운 전류 공급수단을 구비함을로써, 상기 제2 및 제4전류가 상기 제2출력 트랜지스터의 베이스에 공급될 수 있는 것이 특징인 Bi-CMOS회로가 제공된다. 상기 제1액티브 풀-다운 전류 공급수단을 통해서 공급된 제3전류는 상기 입력신호가 저레벨에서 고레벨로 천이할때 상기 제1출력 트랜지스터의 베이스에 공급되는 한편 상기 제2액티브 풀-다운 전류공급 수단을 통해 공급된 제4전류는, 상기 입력신호가 고레벨에서 저레벨로 천이할때 상기 제2출력 트랜지스터의 베이스에 공급된다.
상기 및 기타의 목적 및 잇점들은 첨부도면을 참조한 하기의 상세한 설명으로부터 명백히 이해할 수 있다.
본 발명을 도면을 참조하여 하기에 설명한다. 먼저, 제1~4도는 본 발명에 의한 논리회로의 양호한 일실시예를 나타내는 도면이며, 제7도와 동일부분은 동일부호로 부기한다. 참조번호 1은 인버터로서 동작하는 게이트 부이다. 이 게이트(1)는, 각각 바이폴라 트랜지스터로 구성된 오프버퍼 트랜지스터들(Q1, Q2)과 바이폴라 트랜지스터로 구성된 출력 트랜지스터(Q3)를 구비하며, 또한 N-채널 MOS트랜지스터로 구성된 입력 트랜지스터(제1트랜지스터)(Mn1)를 구비하고 있다.
이 입력 트랜지스터(Mn1)의 온/오프 동작에 의해서, 고레벨측의 오프버퍼 트랜지스터(Q1, Q2) 또는 저레벨측 출력 트랜지스터(Q3)중 어느 하나를 온시켜, 상기 인버터의 출력신호(Vout)의 논리상태를 결정한다.
즉, 입력신호(VIN)가 논리 저(low)상태이면, 입력 트랜지스터(Mn1)가 오프되고, 오프버터 트랜지스터(Q1, Q2)가 온된다. 따라서 출력신호(Vout)는 논리 고(high)상태로 된다.
한편, 입력신호(VIN)가 논리 고상태이며, 입력 트랜지스터(Mn1)가 온되고, 출력 트랜지스터(Q3)에 베이스 전류(IB)가 공급되므로 출력 트랜지스터(Q3)가 온되고 결과적으로 출력신호(Vout)는 논리 저상태로 된다.
참조번호 2는 본 발명의 요지인 보조구동회로이다. 보조구동회로(2)는 고레벨 전원(Vcc)과 저레벨 접지전원(Vss)의 사이에, P-채널 MOS트랜지스터(제2트랜지스터)(Mp1), N-채널 MOS트랜지스터(제3트랜지스터)(Mn2) 및 저항(R5)을 직렬 접속하여 구성한다.
이 보조구동회로는 또한, Mn2와 R5간의 라인에 베이스를 접속한 바이폴라 트랜지스터(제4트랜지스터)(Q4)를 더 구비하고 있고, 이 Q4의 에미터는 출력 트랜지스터(Q3)의 베이스에 접속돼 있다.
여기서, Mp1, Mn2의 각 면적은, 실질상 동일하게 설정한다. 이럼으로써, 두 트랜지스터(P-채널 MOS와 N-채널 MOS)간의 캐리어 이동도(전자의 이동도(㎛)는 정공의 이동도(μp)보다 2~3배 크다)의 차이에의해 Mn2의 턴온 속도를 Mp1의 턴온 속도보다도 빠르게 할 수 있다. 결과적으로, 입력신호(VIN)가 저레벨에서 고레벨로 천이하는 과도기에, 트랜지스터들(Mp1, Mn2)을 함께 순간적으로 온시키는 것이 가능하다.
이때, 두 트랜지스터(Mp1, Mn2)를 통해서 전류(ID)가 흐르고, 이 전류(ID)에 의해 저항(R5)의 양단에 전압(V1)이 발생한다. 상기 V1의 크기가, Q4의 베이스.에미터 전압(VBE4)과 Q3의 베이스.에미터 전압(VBE3)과의 합계치(2VBE=VBE3+VBE4) 보다 크면, 이 V1에 의해서 Q4가 온되고, 에미터 전류(IB')가 가산되어 Q3의 베이스전류(I4)가 될 수 있다. 즉, Mn1을 통해서 공급되는 전류(IB")와 Q4를 통해 공급되는 전류(IB')의 합계전류를 Q3의 베이스전류(IB)(IB=IB'+IB")로서 사용할 수가 있었서 VIN의 저고 천이 과도기에, Q3의 베이스전류(IB)가 순간적으로 증대될 수 있다. 따라서 Q3의 턴 온을 빠르게 할 수 있고, 출력신호(Vout)의 고저 천이를 고속으로해서 출력신호(Vout)의 전파지연 tPHL을 단축할 수 있다.
상기 전류(IB')는 액티브 풀 다운 전류로서 기능하며, Q3의 턴 온을 깊게하고, Vout에 접속된 배선 부하용량을 신속하게 풀 아웃 할 수 있다. 그 결과 고속동작을 행할 수 있다.
상기 tPHL의 단축에 대해서, 제2도의 타이밍 도표를 참조하여 설명한다. 입력신호(VIN)가 저레벨에서 고레벨로 천이하는 중에, Mp1, Mn2가 동시에 온되면, 이들 트랜지스터(Mp1, Mn2)를 통해서 전류(ID)가 흐른다.
이 전류(ID)에 의해서 Q4의 베이스전압(V1)이 상승한다. 이 전압(V1)이 2VBE를 넘으면 Q4가 온되고, IB'가 흐른다. 이 전류(IB')는, Mn1을 통해서 흐르는 IB"에 가산되다.
그 결과, Q3의 베이스 전류(IB)가 OB'만큼 증대되므로, Q3의 턴온을 고속화할 수 있다.
이와 같이, 본 실시예에서는, 입력신호(VIN)의 저고 천이시에, 보조구동회로(2)의 Q4로부터의 전류공급에 의해서 출력 트랜지스터(Q3)의 베이스전류가 증대될 수 있다.
결과적으로, Q3의 턴 온 속도를 빠르게 하여 tPHL을 단축할 수 있다.
또한 상기 실시예에서는, 인버터에 적용한 예를 나타낸 것이나 이에 한정되지 않고, 예를들면, 입력신호(VIN)와 출력신호(Vout)가 동일 논리상태에서 변화하는 논리회로에 적용할 수도 있다. 이 경우, Mp1의 면적보다 Mn2의 면적을 작게 설정함으로써, VIN의 고저 천이시에, Mn2의 턴온을 느리게 할 수 있고, 결과적으로 동일한 방법으로 Q3의 베이스 전류를 증대시킬 수 있다.
제3도는 제1도의 보조구동회로(2)의 다른 실시예를 나타낸다. 이 실시예에서는, 보조구동회로(2')가 입력측에 P-채널 MOS트랜지스터(Mp2) 및 N-채널 MOS트랜지스터(Mn3)로 구성된 인버터 단(3)이 더 설치돼 있음을 알 수 있다.
입력 신호(VIN)의 고저 천이시에, Mn2의 턴온을 느리게 할 수 있고, 동일한 방법으로 하여 Q3의 베이스 전류를 증대시킬 수 있다.
제4도는 출력신호(Vout)의 파형도로서, 본 발명에 따라 Vcc를 5.5V, 5.0V, 4.5V에 설정했을때, 각각의 tPHL을 종래의 논리회로의 것과 비교하여 나타낸 것이다.
이 파형도에서 본 발명에 의해 Q3의 턴온이 고속화됨에 의해서,종래의 논리회로의 경우 보다도 본 발명에 의한 고저변화가 더욱 빠름을 알 수 있다.
본 발명을 tPHL을 단축시키기 위해서 적용하였으나, tPHL를 단축시키는데도 또한 적용할 수 있음을 주의해야 한다. 제5도는, tPHL를 단축시키기 위해 본 발명은 적용한 Bi-CMOS회로의 개략도이다. 제1도와 동일 부분들에는 동일 참조부호를 부기하고 그에 대한 설명을 생략한다. 제5도의 실시예에서는 Q4의 베이스전류(IB')가 Q1의 베이스전류(IB")에 가산됨으로써 Q2의 턴온 속도가 빨라져서 출력신호(Vout)의 전파지연시간(tPHL)이 단축된다. 또한 본 발명은 tPHL와 tPHL를 모두 단축시키기 위해서도 적용할 수 있다.
제6도는 본 발명에 의하여 tPHL과 tPHL가 모두 단축된 Bi-CMOS회로의 개략도이다.
제6도에 도시된 바와 같이, 제1 및 제5도의 실시예의 경우와 동일한 방법으로, Q4와 Q4'에 의해 제각기 Q2와 Q3의 베이스전류가 증가됨으로써 tPHL과 tPHL가 모두 단축될 수 있다.
상기 실시예들 및 상세한 설명은 본 발명을 설명하기 위한 것이며, 본 발명의 범위내에서 다양한 변형이 가능함은 본 기술분야의 숙련자에서 자명한다.

Claims (4)

  1. 입력신호(VIN)의 논리상태에 따라서 온/오프되고 온 동작시에, 출력 트랜지스터(Q3)의 베이스에 제1전류(IB")를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터(Mn1)와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운 전류인 제2전류(IB')를 상기 출력 트랜지스터의 베이스에 공급하는 액티브 풀다운 전류 공급수단(2)을 구비함으로써 제1 및 제2전류의 합(IB)이 상기 출력 트랜지스터(Q3)의 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 상기 액티브 풀-다운 전류 공급수단(2)은, 게이트 전극이 상기 제1트랜지스터(Mn1)의 게이트 전극에 접속된 P-채널 MOS트랜지스터로 구성된 제2트랜지스터(Mp1)와, 이 제2트랜지스터에 직렬 접속하고, 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터(Mn2) 및 베이스가 상기 제3트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터의 베이스에 접속된 바이폴라 트랜지스터로 구성된 제4트랜지스터(Q4)를 구비한 것이 특징인 Bi-CMOS회로.
  2. 제1항에 있어서, 상기 제2트랜지스터(Mp1)의 면적과 상기 제3트랜지스터(Mn2)의 면적이 실질상 동등한 것이 특징인 Bi-CMOS회로.
  3. 제1항에 있어서, 상기 제2트랜지스터(Mp1)의 면적이 상기 제3트랜지스터(Mn2)의 면적보다 큰것이 특징인 Bi-CMOS회로.
  4. 입력신호(VIN)의 논리상태에 따라서 온/오프되고 온 동작시에, 출력 트랜지스터(Q3)의 베이스에 제1전류(IB")를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터(Mn1)와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운 전류인 제2전류(IB')를 상기 출력 트랜지스터의 베이스에 공급하는 액티브 풀다운 전류 공급수단(2')을 구비함으로써 제1 및 제2전류의 합(IB)이 상기 출력 트랜지스터(Q3)의 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 상기 액티브 풀-다운 전류 공급수단(2')은, 게이트 전극이 상기 제1트랜지스터(Mn1)의 게이트 전극에 접속된, P-채널 MOS트랜지스터로 구성된 제2트랜지스터(Mp1)와, 이 제2트랜지스터에 직렬 접속되고 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터(Mn2)와, P-채널 MOS트랜지스터로 된 제4트랜지스터(Mp2)와, 이 제4트랜지스터와 직렬 접속되고, N-채널 MOS트랜지스터로 구성되고, 게이트 전극이 상기 제4트랜지스터의 게이트 전극에 접속된 제5트랜지스터(Mn3)를 구비하여, 이 제5트랜지스터와 제4트랜지스터 사이의 라인에는 상기 제2트랜지스터와 제3트랜지스터간의 라인이 접속되고, 또한, 바이폴라 트랜지스터로 구성되고 베이스가 제5트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터(Q3)의 베이스에 접속된 제6트랜지스터(Q4)를 구비한것이 특징인 Bi-CMOS회로.
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