KR930003904Y1 - 순간안정 클럭재생 회로 - Google Patents

Abstract

내용 없음.

Description

순간안정 클럭재생 회로

제1도는 종래의 클럭 재생 회로도.

제2도는 본 고안에 따른 클럭 재생 회로도.

제3도는 종래의 클럭 재생 회로의 동작 파형도.

제4도는 본 고안에 따른 클럭 재생 회로의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

2.5.101.103. : 캐패시터 3.102. : 크리스탈

7 : 인버터

본 고안은 일시적으로 정지시켰다가 클럭을 재생시켰을 경우 안정화에 필요한 시간이 짧아 순간적으로 안정화가 가능하도록 구성된 클럭 재생회로에 관한 것이다.

종래에는 제1도에서 보는 바와 같이 크리스탈(3)의 양단노드(1, 4)가 인버터(7)의 입력과 출력에 연결되어 있으며 또한 NMOS 트랜지스터(6)로 구성된 피드백 저항의 양쪽에 각각 연결되어 있다.

또 (1)(4)노드는 각각 그라운드 사이에 캐패시터(2, 5)가 연결되어 있다. 그리고 피드백 저항인 NMOS트랜지스터(6)의 입력게이트(8)는 Vcc로 연결되어 있다.

상기에 설명한 구성으로된 종래 구조는 전형적인 크리스탈 발진기 회로로서 파워가 언상태가 되면 인버터(7)의 출력(4)의 전위를 갖게 되고 이 전위는 캐패시터(5)에 충전되게 된다. 또한 충전된 이 전하에 의하여 크리스탈(3)은 발진상태가 들어가게 되며 이의 발진에 의하여 여기된 전압은 다시 캐패시터(2)에 충전된다. 이 충전된 전압에 의하여 인버터(7)의 입력(1)은 전위를 갖게 되고 이 입력 전압은 인버터(7)를 동작상태에 들어가게 만들며 따라서 출력단(4)의 전압은 입력단(1)은 전위를 갖게 되고 이 입력 전압은 인버터 (7)를 동작상태에 들어가게 만들며 따라서 출력단 (4)의 전압은 입력단(1)의 전압에 의하여 변하게 된다. 이러한 과정을 반복하면서 입력(1)과 출력(4)의 전압은 서서히 Vcc전압에 가까이 가게 되며 일정한 시간후에 완전한 발진을 하게 된다.

종래의 구조는 크록올 디스에이블(disable)시킨후 다시 인에이블 시킬 경우 안정화되는데 많은 시간이 소요되어 크록이 자주 디스에이블과 인에이블이 반복되는 시스템에서는 전체적인 시스템의 퍼포먼스(performance)를 떨어뜨리는 결과가 되었다.

본 고안은 이러한 문제점을 해결하고자 안출한 것으로서 그 내용을 상세히 설명하면 PMOS트랜지스터(105) (106)이 병렬로 Vcc와 노드(10)사이에 연결되고 NMOS트랜지스터(107) (109)가 직렬로 접지간에 연결되고 PMOS트랜지스터(105)와 NMOS트랜지스터(107)의 입력이 노드(104)에 연결되고 PMOS트랜지스터(106)과 NMOS트랜지스터(109)의 입력이 노드(113)에 연결되고, 게이트 입력이 Vcc에 연결되고 그 양쪽 노드(104)과 (110)에 연결된 NMOS트랜지스터(111)를 포함하고, 게이트 입력이 노드(131)에 연결되어 NMOS트랜지스터(111)와 병렬로 노드(104)와 노드(110)에 연결되어 있는 PMOS트랜지스터(112)를 포함하고, 전달 지연시간 만큼 시간폭을 갖는 펄스를 발생시켜 주는 홀수개의 인버터 스트링이 노드(113)와 노드(128)사이에 연결되고, 노드(128)과 (113)을 입력으로 받는 PMOS트랜지스터(132) (134)를 포함하여 그 출력을 상기 PMOS트랜지스터(112)의 입력으로 연결되어 구성된 것으로서, 이를 좀 더 상세히 설명하면 제2도에서 보는 바와 같이 연결되어 있고 그 연결점인 노드(104)는 PMOS트랜지스터(105)와 병렬로 연결되어 Vcc로 연결되어 있으며 NMOS트랜지스터(107)과 NMOS트랜지스터(109)는 직렬로 연결되어 NMOS트랜지스터(109)의 소오스가 그라운드로 연결되어 있다.

PMOS트랜지스터(106)와 NMOS트랜지스터(109)는 노드(113)의 입력을 받는다.

이 구조의 출력(110)은 크리스탈(102)의 다른 한쪽에 연결된다.

또한 이 출력(110)가 노드 (104)는 병렬로 연결된 2개의 피드백 저항으로 연결되는데 하나는 NMOS트랜지스터(111)로 구성된 고 레지스턴스(resistance)저항이고 그 입력은 Vcc로 연결된다.

또 다른 하나는 노드(131)로 연결되어 있으며 이것은 PMOS트랜지스터(112)로 구성된 저 레지스턴스 저항이다.

노드(131)은 Vcc로 병렬로 연결된 PMOS트랜지스터(129)와 PMOS트랜지스터(130) 그리고 그라운드로 직렬로 연결된 NMOS트랜지스터(132)와 NMOS트랜지스터(134)로 구성된 회로의 출력이다. 이 회로에서 PMOS트랜지스터(130)와 NMOS트랜지스터(134)의 입력은 노드(113)에 연결되어 있으며 PMOS트랜지스터(129)가 NMOS트랜지스터(132)는 PMOS트랜지스터(126)과 NMOS트랜지스터(127)로 구성된 인버터의 출력(128)과 연결되어 있다.

동일한 방법으로 노드(113)가 노드(128)사이에는 다섯개의 인버터가 직렬로 연결되어 있다.

본 고안에 따른 순간안정 클럭 재생회로의 동작을 설명하면 제4도에서 보는 바아 같이 Vcc가 인가되더라도 노드(113)는 “로우”상태에 있어 NMOS트랜지스터(109)가 “오프”상태에 있게 되고 PMOS트랜지스터(106)은 언 상태가 되어 노드(110)은 Vcc와 함께 하이 레벨로 올라간다.

그러나 이 상태에서 발진회로는 발진을 하지 못하게 되며 따라서 디스에이블 상태에 있게 된다. 이때 노드(113)의 입력이 하이 상태로 올라가게 되면 PMOS트랜지스터(106)이 어프 상태가 되고 NMOS트랜지스터(109)는 언 상태가 되어 PMOS트랜지스터(105)와 NMOS트랜지스터(107)이 동작할 수 있게끔 된다.

이 경우 상기한 종래 회로의 동작에서 설명한 방법과 동일한 방법으로 발진하기 시작하는데 노드(113)가 하이로 되는 순간 노드(128)에서 충전된 하이레벨 전압과 결합하여 노드(131)의 전하는 방전되어 로우 상태로 떨어지게 된다.

그러나 인버터 스프링을 거쳐서 노드(128)이 로우 레벨로 떨어지는 순간 NMOS트랜지스터(132)가 어프 상태가 되고 PMOS트랜지스터(129)가 언 상태가 되어 노드(131)은 하이 상태로 환원된다.

결국 노드(131)에는 인버터 스프링의 갯수만큼 지연된 시간의 펄스가 발생하게 되는데 이 순간 펄스는 PMOS트랜지스터(112)에 인가되어 순간적으로 노드(104)와 노드(110)양단간의 전위 레벨을 갖게 만들어 주며 이것은 발진회로의 이득을 극대화시켜 빠른 시간안에 안정된 발진을 할 수 있게 하여준다.

따라서 본 고안에 따르면 발진회로를 임의의 시간에 인에이블, 디스에이블을 반복시켜 원하는 시간동안만 발진을 하게끔 하며 디스에이블 상태에서 인에이블 될 때 가장 빠른 시간에 안정된 발진을 하게 하여 발진회로에 의한 시스템 성능의 손실을 방지하여 주는 등 여러가지 장점이 있다.

Claims (1)

1. PMOS트랜지스터(105) (106)이 병렬로 Vcc와 노드(110)사이에 연결되고 NMOS트랜지스터(107) (109)가 직렬로 접지간에 연결되고 PMOS트랜지스터(105)와 NMOS트랜지스터(107)의 입력이 노드(104)에 인가되고 PMOS트랜지스터(106)과 NMOS트랜지스터(109)의 입력이 노드(113)에 연결되고, 게이트 입력이 Vcc에 연결되고 그 양쪽 노드(104) (110)에 연결된 NMOS트랜지스터(111)를 포함하고, 게이트 입력이 노드(131)에 인가되어 NMOS트랜지스터(111)과 병렬로 노드(104)와 노드(110)에 연결되어 있는 PMOS트랜지스터(112)를 포함하고, 전달 지연시간 만큼 시간폭을 갖는 펄스를 발생시켜 주는 홀수개의 인버터 스트링이 노드(113)와 노드(128)사이에 연결되고, 노드(128)과 (113)에서 입력을 받는 PMOS트랜지스터(129) (130)와 NMOS트랜지스터(132) (134)사이에 연결되고, 노드 (128) (113)에서 입력을 받는 PMOS트랜지스터 (129) (130)와 NMOS트랜지스터(132) (134)를 포함하여 그 출력을 상기 PMOS트랜지스터(112)의 입력으로 연결되어 구성된 것을 특징으로 하는 순간안정 클럭 재생회로.