JPH0684388A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH0684388A JPH0684388A JP23496592A JP23496592A JPH0684388A JP H0684388 A JPH0684388 A JP H0684388A JP 23496592 A JP23496592 A JP 23496592A JP 23496592 A JP23496592 A JP 23496592A JP H0684388 A JPH0684388 A JP H0684388A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/12—Programming voltage switching circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 Ｎチャネル型Ｄタイプのトランジスタを使用
しない回路構成としたレベルシフタ回路を提供する。 【構成】 Ｎチャネル型Ｄタイプトランジスタの替わり
に、Ｎチャネル型ＥタイプトランジスタとＮチャネル型
Ｉタイプトランジスタの並列回路に置き換えることによ
り、チャージポンプ回路を含めたとき、従来のレベルシ
フタ回路で３種類（Ｄ、Ｅ、Ｉタイプ）のＮチャネルト
ランジスタを使用していたものが、本発明のレベルシフ
タ回路では２種類（Ｅ、Ｉタイプ）にすることが出来
る。
しない回路構成としたレベルシフタ回路を提供する。 【構成】 Ｎチャネル型Ｄタイプトランジスタの替わり
に、Ｎチャネル型ＥタイプトランジスタとＮチャネル型
Ｉタイプトランジスタの並列回路に置き換えることによ
り、チャージポンプ回路を含めたとき、従来のレベルシ
フタ回路で３種類（Ｄ、Ｅ、Ｉタイプ）のＮチャネルト
ランジスタを使用していたものが、本発明のレベルシフ
タ回路では２種類（Ｅ、Ｉタイプ）にすることが出来
る。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性トランジス
タを使用する電気的にデータの書き替えが可能な不揮発
性半導体メモリＥ2 ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）に係り、特にそのデコーダ回路に使用す
るレベルシフタ回路に関する。
タを使用する電気的にデータの書き替えが可能な不揮発
性半導体メモリＥ2 ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）に係り、特にそのデコーダ回路に使用す
るレベルシフタ回路に関する。
【０００２】
【従来の技術】周知のように、Ｅ2 ＰＲＯＭの回路構成
は、セルをマトリックス状に配置し、ロウ・デコーダ
（行選択）とカラム・デコーダ（列選択）により、任意
のアドレスのセルをアクセスする。Ｅ2 ＰＲＯＭの回路
構成例を図５に示す。
は、セルをマトリックス状に配置し、ロウ・デコーダ
（行選択）とカラム・デコーダ（列選択）により、任意
のアドレスのセルをアクセスする。Ｅ2 ＰＲＯＭの回路
構成例を図５に示す。
【０００３】図５によりＥ2 ＰＲＯＭの各動作を説明す
る。（なお、以下の説明は、鈴木八十二著「半導体ＭＯ
Ｓメモリとその使い方」：日刊工業新聞社を参照したも
のである。） （１）消去動作（電子注入） 消去動作を説明する前にＥ2 ＰＲＯＭ独得のセル構成に
ついて説明する。セル・マトリックス内の、００のセル
は図５中に示すように実際には８個のセル（８ビット
分）から成っている。この８個のメモリ・トランジスタ
のコントロール・ゲートは共通に接続され、トランジス
タＧ00を介してセレクト信号Ｃ0 に連繋している。
る。（なお、以下の説明は、鈴木八十二著「半導体ＭＯ
Ｓメモリとその使い方」：日刊工業新聞社を参照したも
のである。） （１）消去動作（電子注入） 消去動作を説明する前にＥ2 ＰＲＯＭ独得のセル構成に
ついて説明する。セル・マトリックス内の、００のセル
は図５中に示すように実際には８個のセル（８ビット
分）から成っている。この８個のメモリ・トランジスタ
のコントロール・ゲートは共通に接続され、トランジス
タＧ00を介してセレクト信号Ｃ0 に連繋している。
【０００４】ここで留意したいのはロウ・デコーダの出
力ＲＡ0 は横に並んだ全てのセレクト・トランジスタの
ゲートに共通に入力しているが、トランジスタＧ00を介
する信号Ｃ0 は横に８個分しか供給されていないことで
ある。
力ＲＡ0 は横に並んだ全てのセレクト・トランジスタの
ゲートに共通に入力しているが、トランジスタＧ00を介
する信号Ｃ0 は横に８個分しか供給されていないことで
ある。
【０００５】つまり、セル１０のセレクト・ゲートには
セル００と同じようにＲＡ0 が与えられているが、セル
１０のメモリ・トランジスタのコントロール・ゲートに
はセル００と違って、トランジスタＧ10を介してＣ1 の
信号が与えられている。これは消去動作のとき余分なセ
ルに高電圧をかけないようにするためである。消去動作
はつぎのように行なわれる。
セル００と同じようにＲＡ0 が与えられているが、セル
１０のメモリ・トランジスタのコントロール・ゲートに
はセル００と違って、トランジスタＧ10を介してＣ1 の
信号が与えられている。これは消去動作のとき余分なセ
ルに高電圧をかけないようにするためである。消去動作
はつぎのように行なわれる。
【０００６】セル０００を消去する場合を考えると、ま
ず、ロウ・デコーダ入力Ａ0 ，Ａ１を“０”とし、ＲＡ
０ を高電圧の２０Ｖとする。他のロウ・デコーダの出
力ＲＡ1 ，ＲＡ2 およびＲＡ3 は０Ｖとなる。さらに、
カラム・デコーダ入力Ａ2 ，Ａ3 を共に“０”として、
ＣＡ0 を２０Ｖに、他のＣＡ1 ，ＣＡ2 ，ＣＡ3 は０Ｖ
にする。
ず、ロウ・デコーダ入力Ａ0 ，Ａ１を“０”とし、ＲＡ
０ を高電圧の２０Ｖとする。他のロウ・デコーダの出
力ＲＡ1 ，ＲＡ2 およびＲＡ3 は０Ｖとなる。さらに、
カラム・デコーダ入力Ａ2 ，Ａ3 を共に“０”として、
ＣＡ0 を２０Ｖに、他のＣＡ1 ，ＣＡ2 ，ＣＡ3 は０Ｖ
にする。
【０００７】このようにすると、カラム選択トランジス
タＱ0 とＧ00はオンとなり、消去用電圧信号α（＝２０
Ｖ）がセル０００から００７のコントロール・ゲートに
供給される。
タＱ0 とＧ00はオンとなり、消去用電圧信号α（＝２０
Ｖ）がセル０００から００７のコントロール・ゲートに
供給される。
【０００８】一方、ビット・ラインＢ00はデータ・カラ
ム選択用トランジスタＴr0を介してβの電位となる。β
を０Ｖにするとセル０００の各端子は消去（電子注入）
状態になる。つまり、セレクト・ゲート、コントロール
・ゲートに２０Ｖ、ドレイン電極に０Ｖがかかることに
なる。
ム選択用トランジスタＴr0を介してβの電位となる。β
を０Ｖにするとセル０００の各端子は消去（電子注入）
状態になる。つまり、セレクト・ゲート、コントロール
・ゲートに２０Ｖ、ドレイン電極に０Ｖがかかることに
なる。
【０００９】このとき、メモリ・トランジスタのソース
電極（図５では□で表示）は０Ｖとしておく。この状態
でＢ00からＢ07の任意のビット・ラインを“０”とすれ
ば、そのビットのセルの消去（電子注入）ができること
になる。
電極（図５では□で表示）は０Ｖとしておく。この状態
でＢ00からＢ07の任意のビット・ラインを“０”とすれ
ば、そのビットのセルの消去（電子注入）ができること
になる。
【００１０】隣接するセル１０（実際には８個ある）の
コントロール・ゲートはＲＡ0 ＝２０Ｖのため、Ｇ10が
オンするが、カラム選択トランジスタＱ1 はオフしてい
るため８個のメモリ・トランジスタのコントロール・ゲ
ートは高電圧とはならない。したがって、誤って隣りの
セルを消去（電子注入）することがなく、消去時の信頼
性は高い。 （２）書き込み動作（電子放出） つぎに、セル０００に書き込む場合の動作を説明する。
アドレス入力Ａ0 ，Ａ1 を“０”に、さらにＡ2 ，Ａ3
も“０”とする点は消去動作と同様である。この状態で
α＝０Ｖ、β＝２０Ｖとする。こうすることにより
Ｑ0 ，Ｇ00を介してコントロール・ゲートには０Ｖが、
Ｔr0を介してＢ00には２０Ｖが供給される。セル０００
のセレクト・ゲートにはＲＡ0 ＝２０Ｖが与えられてい
るため書き込みモードとなり、フローティング・ゲート
から電子が放出される。このとき、メモリ・トランジス
タのソース電極は５Ｖとしておく。このようにして書き
込み（電子放出）が行なわれる。セル０００に書き込む
（電子放出）ためビット・ラインＢ00は２０Ｖになる
が、この影響が例えばすぐ上の０１のセルにおよぶと誤
動作を招くことになる。つまりビット・ラインに高電圧
（２０Ｖ）が加わるためセル０１が電子放出すると誤動
作となる。
コントロール・ゲートはＲＡ0 ＝２０Ｖのため、Ｇ10が
オンするが、カラム選択トランジスタＱ1 はオフしてい
るため８個のメモリ・トランジスタのコントロール・ゲ
ートは高電圧とはならない。したがって、誤って隣りの
セルを消去（電子注入）することがなく、消去時の信頼
性は高い。 （２）書き込み動作（電子放出） つぎに、セル０００に書き込む場合の動作を説明する。
アドレス入力Ａ0 ，Ａ1 を“０”に、さらにＡ2 ，Ａ3
も“０”とする点は消去動作と同様である。この状態で
α＝０Ｖ、β＝２０Ｖとする。こうすることにより
Ｑ0 ，Ｇ00を介してコントロール・ゲートには０Ｖが、
Ｔr0を介してＢ00には２０Ｖが供給される。セル０００
のセレクト・ゲートにはＲＡ0 ＝２０Ｖが与えられてい
るため書き込みモードとなり、フローティング・ゲート
から電子が放出される。このとき、メモリ・トランジス
タのソース電極は５Ｖとしておく。このようにして書き
込み（電子放出）が行なわれる。セル０００に書き込む
（電子放出）ためビット・ラインＢ00は２０Ｖになる
が、この影響が例えばすぐ上の０１のセルにおよぶと誤
動作を招くことになる。つまりビット・ラインに高電圧
（２０Ｖ）が加わるためセル０１が電子放出すると誤動
作となる。
【００１１】それを防止するためセレクト・トランジス
タがセルに付加されており、ＲＡ1が０Ｖであると、こ
のトランジスタがオフし、高電圧の影響を受けないよう
になっている。
タがセルに付加されており、ＲＡ1が０Ｖであると、こ
のトランジスタがオフし、高電圧の影響を受けないよう
になっている。
【００１２】前述した通り、Ｅ2 ＰＲＯＭがＥＰＲＯＭ
と違って１セルが２個のトランジスタから成っているの
は、書き込み時に非選択セルに高電圧を印加させない機
能を持っている他に、読み出し時に非選択セルのデータ
がビット・ラインに出力されないようにするためであ
る。 （３）読み出し動作
と違って１セルが２個のトランジスタから成っているの
は、書き込み時に非選択セルに高電圧を印加させない機
能を持っている他に、読み出し時に非選択セルのデータ
がビット・ラインに出力されないようにするためであ
る。 （３）読み出し動作
【００１３】読み出し時には高電圧（２０Ｖ）は用いな
い。選択されたデコーダのレベルシフタ出力は５Ｖ、非
選択のデコーダ出力は０Ｖとなる。具体的に、セル００
０のデータを読み出す場合について説明する。
い。選択されたデコーダのレベルシフタ出力は５Ｖ、非
選択のデコーダ出力は０Ｖとなる。具体的に、セル００
０のデータを読み出す場合について説明する。
【００１４】セル０００を選択すにるに消去、書き込み
の場合と同じように、Ａ0 ，Ａ1 を“０”、または
Ａ2 ，Ａ3 を“０”とおき、ＲＡ0 ＝５Ｖ、ＣＡ0 ＝５
Ｖとする。このモードではα＝０Ｖに固定する。
の場合と同じように、Ａ0 ，Ａ1 を“０”、または
Ａ2 ，Ａ3 を“０”とおき、ＲＡ0 ＝５Ｖ、ＣＡ0 ＝５
Ｖとする。このモードではα＝０Ｖに固定する。
【００１５】Ｑ0 ，Ｔr0，Ｇ00およびセル０００のセル
０００のセレクト・トランジスタがオンしているため、
α＝０Ｖの電位はＱ0 ，Ｇ00を介してセル０００のコン
トロール・ゲートに与えられる。もし０００のセルが消
去セル（電子注入）であればメモリ・トランジスタはエ
ンハンスメント・トランジスタでありオフしている。
０００のセレクト・トランジスタがオンしているため、
α＝０Ｖの電位はＱ0 ，Ｇ00を介してセル０００のコン
トロール・ゲートに与えられる。もし０００のセルが消
去セル（電子注入）であればメモリ・トランジスタはエ
ンハンスメント・トランジスタでありオフしている。
【００１６】したがってそのメモリ・セルはビット・ラ
インＢ00へ信号を出さない。Ｂ00はプル・アップ素子に
よって約１Ｖの電位に保たれ、この１Ｖのレベルをセン
ス回路によってセンスしてデータ“１”とみなす。
インＢ00へ信号を出さない。Ｂ00はプル・アップ素子に
よって約１Ｖの電位に保たれ、この１Ｖのレベルをセン
ス回路によってセンスしてデータ“１”とみなす。
【００１７】一方、０００のセルが書き込みセル（電子
放出）であるとすると、メモリ・トランジスタはデプレ
ッション・トランジスタであるため、ゲートが０Ｖであ
ってもオンしている。
放出）であるとすると、メモリ・トランジスタはデプレ
ッション・トランジスタであるため、ゲートが０Ｖであ
ってもオンしている。
【００１８】したがってセレクト・トランジスタを介し
てビット・ラインＢ00をＧＮＤ側に引き下げる。ビット
・ラインの先にはプル・アップ素子がついているため、
このプル・アップ素子とセルの間に直流パスができ、Ｂ
00の電位は約０．２Ｖと低下する。この電位レベルをセ
ンス回路Ｓでセンスし、データ“０”とみなす。
てビット・ラインＢ00をＧＮＤ側に引き下げる。ビット
・ラインの先にはプル・アップ素子がついているため、
このプル・アップ素子とセルの間に直流パスができ、Ｂ
00の電位は約０．２Ｖと低下する。この電位レベルをセ
ンス回路Ｓでセンスし、データ“０”とみなす。
【００１９】次に図５に示すＥ2 ＰＲＯＭ回路構成例の
うち、レベルシフタ回路ＬＳについて詳細に説明する。
図６にレベルシフタ回路のシンボル記号を示し、図７に
その回路図を示す。
うち、レベルシフタ回路ＬＳについて詳細に説明する。
図６にレベルシフタ回路のシンボル記号を示し、図７に
その回路図を示す。
【００２０】図７に示すようにレベルシフタ回路はゲー
トにＥｒａｓｅ＋Ｗｒｉｔｅの反転信号（つまり消去又
は書込時に０Ｖとなる信号）を入力したＮチャネル型の
ＤタイプトランジスタＴＮ１とチャージポンプ回路ＣＰ
とで構成されている。
トにＥｒａｓｅ＋Ｗｒｉｔｅの反転信号（つまり消去又
は書込時に０Ｖとなる信号）を入力したＮチャネル型の
ＤタイプトランジスタＴＮ１とチャージポンプ回路ＣＰ
とで構成されている。
【００２１】図８はチャージポンプ回路ＣＰの一例とし
て、Ｎチャネル型ＩタイプトランジスタＴＮ２、Ｎチャ
ネル型のＥタイプトランジスタＴＮ３，ＴＮ４で構成し
た場合のレベルシフタ回路を示す。図９、図１０は図
７、図８に示すレベルシフタ回路の動作説明を示してい
る。以下図９、図１０によりレベルシフタ回路の各動作
を説明する。 （１）読み出し動作
て、Ｎチャネル型ＩタイプトランジスタＴＮ２、Ｎチャ
ネル型のＥタイプトランジスタＴＮ３，ＴＮ４で構成し
た場合のレベルシフタ回路を示す。図９、図１０は図
７、図８に示すレベルシフタ回路の動作説明を示してい
る。以下図９、図１０によりレベルシフタ回路の各動作
を説明する。 （１）読み出し動作
【００２２】図９（ａ）に示すように、Ｅｒａｓｅ＋Ｗ
ｒｉｔｅの反転信号は５Ｖのため、選択レベルシフタと
しての入力＝５ＶはＮチャネル型Ｄタイプトランジスタ
ＴＮ１を経由して出力＝５Ｖとなる。図１０（ａ）に示
すように非選択レベルシフタとしての入力＝０ＶもＮチ
ャネル型ＤタイプトランジスタＴＮ１を経由して出力＝
０Ｖとなる。
ｒｉｔｅの反転信号は５Ｖのため、選択レベルシフタと
しての入力＝５ＶはＮチャネル型Ｄタイプトランジスタ
ＴＮ１を経由して出力＝５Ｖとなる。図１０（ａ）に示
すように非選択レベルシフタとしての入力＝０ＶもＮチ
ャネル型ＤタイプトランジスタＴＮ１を経由して出力＝
０Ｖとなる。
【００２３】ここでＤタイプトランジスタＴＮ１を使用
する理由は、Ｄタイプトランジスタがマイナスのしきい
値電圧ＶTHを持っている為に、入力電圧のＶTH分ダウン
した電圧が出力電圧に現われるのを防止し、確実に入力
した電圧を出力の電圧として伝送するための手段として
である。 （２）消去・書込動作
する理由は、Ｄタイプトランジスタがマイナスのしきい
値電圧ＶTHを持っている為に、入力電圧のＶTH分ダウン
した電圧が出力電圧に現われるのを防止し、確実に入力
した電圧を出力の電圧として伝送するための手段として
である。 （２）消去・書込動作
【００２４】図９（ｂ）に示すようにＥｒａｓｅ＋Ｗｒ
ｉｔｅの反転信号は０Ｖとなり、選択レベルシフトとし
ての入力＝５Ｖは、Ｎチャネル型Ｄタイプトランジスタ
ＴＮ１を経由して出力＝２Ｖ（ＤタイプトランジスタＴ
Ｎ１のＶTH）となり、これが消去・書込動作時のみアク
ティブとなるチャージポンプ回路ＣＰによりＶPP＝２０
Ｖまで昇圧される。一方、図１０（ｂ）に示すように、
非選択レベルシフタとしての入力＝０ＶはＮチャネル型
ＤタイプトランジスタＴＮ１を経由して出力＝０Ｖとな
る。この場合もチャージポンプ回路ＣＰはアクティブと
なっているが、出力＝０Ｖのため昇圧出来ず出力０Ｖの
ままとなる。
ｉｔｅの反転信号は０Ｖとなり、選択レベルシフトとし
ての入力＝５Ｖは、Ｎチャネル型Ｄタイプトランジスタ
ＴＮ１を経由して出力＝２Ｖ（ＤタイプトランジスタＴ
Ｎ１のＶTH）となり、これが消去・書込動作時のみアク
ティブとなるチャージポンプ回路ＣＰによりＶPP＝２０
Ｖまで昇圧される。一方、図１０（ｂ）に示すように、
非選択レベルシフタとしての入力＝０ＶはＮチャネル型
ＤタイプトランジスタＴＮ１を経由して出力＝０Ｖとな
る。この場合もチャージポンプ回路ＣＰはアクティブと
なっているが、出力＝０Ｖのため昇圧出来ず出力０Ｖの
ままとなる。
【００２５】
【発明が解決しようとする課題】以上がレベルシフタ回
路の各動作説明である。
路の各動作説明である。
【００２６】ここで、レベルシフタ回路に必要とされる
Ｎチャネル型トランジスタの種類は、Ｄタイプ（ＶTHが
マイナス）、Ｉタイプ（ＶTHがほぼ０Ｖ）、Ｅタイプ
（ＶTHがプラス）の３種類である。
Ｎチャネル型トランジスタの種類は、Ｄタイプ（ＶTHが
マイナス）、Ｉタイプ（ＶTHがほぼ０Ｖ）、Ｅタイプ
（ＶTHがプラス）の３種類である。
【００２７】このうちＤタイプトランジスタは、図５に
示すＥ2 ＰＲＯＭ回路構成例のうち、レベルシフタ回路
ＬＳ部にのみ使用されている。一方ＬＳＩ製造プロセス
上、Ｎチャネル型Ｄタイプトランジスタを作るには、Ｄ
タイプＶTHの合せ込み用インプラ工程が１ＰＥＰ余計に
必要となる。
示すＥ2 ＰＲＯＭ回路構成例のうち、レベルシフタ回路
ＬＳ部にのみ使用されている。一方ＬＳＩ製造プロセス
上、Ｎチャネル型Ｄタイプトランジスタを作るには、Ｄ
タイプＶTHの合せ込み用インプラ工程が１ＰＥＰ余計に
必要となる。
【００２８】つまり、従来のＥ2 ＰＲＯＭ回路はレベル
シフタ回路としてＮチャネル型Ｄタイプトランジスタを
用いるために、ＬＳＩ製造プロセス上１ＰＥＰ増とな
り、結果としてチップ・コスト増、製造期間増、更には
歩留り低下につながっていた。
シフタ回路としてＮチャネル型Ｄタイプトランジスタを
用いるために、ＬＳＩ製造プロセス上１ＰＥＰ増とな
り、結果としてチップ・コスト増、製造期間増、更には
歩留り低下につながっていた。
【００２９】そこで、この発明は以上のような点に鑑み
てなされたもので、Ｎチャネル型Ｄタイプトランジスタ
を使用しない回路構成とすることにより、Ｅ2 ＰＲＯＭ
回路等のＬＳＩ製造プロセス上Ｎチャネル型Ｄタイプト
ランジスタを作るためのＤタイプＶTHの合せ込み用イン
プラ工程を１ＰＥＰ省略することに寄与することが可能
なレベルシフタ回路を提供することを目的とする。
てなされたもので、Ｎチャネル型Ｄタイプトランジスタ
を使用しない回路構成とすることにより、Ｅ2 ＰＲＯＭ
回路等のＬＳＩ製造プロセス上Ｎチャネル型Ｄタイプト
ランジスタを作るためのＤタイプＶTHの合せ込み用イン
プラ工程を１ＰＥＰ省略することに寄与することが可能
なレベルシフタ回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】すなわち、この発明によ
るレベルシフタ回路は、第１の電源と第２の電源間で振
動する信号を入力とし、前記第１の電源と第３の電源の
間で振動する信号に電圧変換して出力とするレベルシフ
タ回路において、入力端子と出力端子間にソースとドレ
インが接続されると共に、前記第２の電源をゲート入力
とするＮチャネル型Ｅタイプトランジスタ（しきい値電
圧がプラスのトランジスタ）と、前記入力端子と出力端
子間にソースとドレインが接続されると共に、電圧変換
するかしないかを決める信号で、かつ前記第１の電源と
第２の電源間で振動する信号をゲート入力とするＮチャ
ネル型Ｉタイプトランジスタ（しきい値電圧がほぼ０Ｖ
のトランジスタ）と、前記出力端子に接続されて電圧変
換動作するときだけ、アクティブ動作となるように前記
第１、第２および第３の電源で動作するチャージポンプ
回路とを具備したことを特徴とする。
るレベルシフタ回路は、第１の電源と第２の電源間で振
動する信号を入力とし、前記第１の電源と第３の電源の
間で振動する信号に電圧変換して出力とするレベルシフ
タ回路において、入力端子と出力端子間にソースとドレ
インが接続されると共に、前記第２の電源をゲート入力
とするＮチャネル型Ｅタイプトランジスタ（しきい値電
圧がプラスのトランジスタ）と、前記入力端子と出力端
子間にソースとドレインが接続されると共に、電圧変換
するかしないかを決める信号で、かつ前記第１の電源と
第２の電源間で振動する信号をゲート入力とするＮチャ
ネル型Ｉタイプトランジスタ（しきい値電圧がほぼ０Ｖ
のトランジスタ）と、前記出力端子に接続されて電圧変
換動作するときだけ、アクティブ動作となるように前記
第１、第２および第３の電源で動作するチャージポンプ
回路とを具備したことを特徴とする。
【００３１】
【作用】Ｎチャネル型Ｄタイプトランジスタの替わり
に、Ｎチャネル型ＥタイプトランジスタとＮチャネル型
Ｉタイプトランジスタの並列回路に置き換えることによ
り、チャージポンプ回路を含めたとき、従来のレベルシ
フタ回路で３種類（Ｄ、Ｅ、Ｉタイプ）のＮチャネルト
ランジスタを使用していたものが、本発明のレベルシフ
タ回路では２種類（Ｅ、Ｉタイプ）にすることが出来
る。
に、Ｎチャネル型ＥタイプトランジスタとＮチャネル型
Ｉタイプトランジスタの並列回路に置き換えることによ
り、チャージポンプ回路を含めたとき、従来のレベルシ
フタ回路で３種類（Ｄ、Ｅ、Ｉタイプ）のＮチャネルト
ランジスタを使用していたものが、本発明のレベルシフ
タ回路では２種類（Ｅ、Ｉタイプ）にすることが出来
る。
【００３２】
【実施例】図１に本発明のレベルシフタ回路を示す。
【００３３】図１によると、ゲートにＶCCを、入力した
Ｎチャネル型ＥタイプトランジスタＴＮ５、ゲートにＥ
ｒａｓｅ＋Ｗｒｉｔｅを入力したＮチャネル型Ｉタイプ
トランジスタＴＮ６、およびチャージポンプ回路ＣＰと
でレベルシフタ回路が構成されている。
Ｎチャネル型ＥタイプトランジスタＴＮ５、ゲートにＥ
ｒａｓｅ＋Ｗｒｉｔｅを入力したＮチャネル型Ｉタイプ
トランジスタＴＮ６、およびチャージポンプ回路ＣＰと
でレベルシフタ回路が構成されている。
【００３４】図２はチャージポンプ回路ＣＰの一例とし
て、図８と全く同様のトランジスタ構成、つまり、Ｎチ
ャネル型ＩタイプトランジスタＴＮ２およびＮチャネル
型ＥタイプトランジスタＴＮ３，ＴＮ４とでチャージポ
ンプ回路ＣＰを構成した場合のレベルシフタ回路を示
す。図３、図４は、図１、図２に示すレベルシフタ回路
の動作説明を示している。以下、図３、図４により本発
明のレベルシフタ回路の各動作を説明する。 （１）読み出し動作
て、図８と全く同様のトランジスタ構成、つまり、Ｎチ
ャネル型ＩタイプトランジスタＴＮ２およびＮチャネル
型ＥタイプトランジスタＴＮ３，ＴＮ４とでチャージポ
ンプ回路ＣＰを構成した場合のレベルシフタ回路を示
す。図３、図４は、図１、図２に示すレベルシフタ回路
の動作説明を示している。以下、図３、図４により本発
明のレベルシフタ回路の各動作を説明する。 （１）読み出し動作
【００３５】図３（ａ）に示すように、Ｅｒａｓｅ＋Ｗ
ｒｉｔｅの反転信号は５Ｖのため、選択レベルシフタと
しての入力＝５ＶはＮチャネル型Ｉタイプトランジスタ
ＴＮ６を経由して、出力＝５Ｖとなる。図４（ａ）に示
すように非選択レベルシフタとしての入力＝０ＶもＮチ
ャネル型ＤタイプトランジスタＴＮ６を経由して出力＝
０Ｖとなる。
ｒｉｔｅの反転信号は５Ｖのため、選択レベルシフタと
しての入力＝５ＶはＮチャネル型Ｉタイプトランジスタ
ＴＮ６を経由して、出力＝５Ｖとなる。図４（ａ）に示
すように非選択レベルシフタとしての入力＝０ＶもＮチ
ャネル型ＤタイプトランジスタＴＮ６を経由して出力＝
０Ｖとなる。
【００３６】ここでＩタイプトランジスタＴＮ６は、ほ
ぼ０Ｖのしきい値電圧ＶTHを持っている為に、入力電圧
とほぼ等しい電圧を出力の電圧として伝送することが可
能である。またＮチャネル型ＥタイプトランジスタＴＮ
５は、動作に寄与していない。 （２）消去・書込動作
ぼ０Ｖのしきい値電圧ＶTHを持っている為に、入力電圧
とほぼ等しい電圧を出力の電圧として伝送することが可
能である。またＮチャネル型ＥタイプトランジスタＴＮ
５は、動作に寄与していない。 （２）消去・書込動作
【００３７】この状態では、Ｅｒａｓｅ＋Ｗｒｉｔｅの
反転信号は０Ｖのため、Ｎチャネル型Ｉタイプトランジ
スタＴＮ６は非導通となって動作に寄与せず、今度はＮ
チャネル型ＥタイプトランジスタＴＮ５が動作に関与す
る。
反転信号は０Ｖのため、Ｎチャネル型Ｉタイプトランジ
スタＴＮ６は非導通となって動作に寄与せず、今度はＮ
チャネル型ＥタイプトランジスタＴＮ５が動作に関与す
る。
【００３８】先ず図３（ｂ）に示すように、選択レベル
シフタとしての入力＝５Ｖは、ＥタイプトランジスタＴ
Ｎ５を経由して、出力＝４Ｖ（ＥタイプトランジスＴＮ
５のＶTH＝１Ｖ分がドロップする）となり、これが消去
・書込動作時のみアクティブとなるチャージポンプ回路
ＣＰによりＶPP＝２０Ｖまで昇圧される。
シフタとしての入力＝５Ｖは、ＥタイプトランジスタＴ
Ｎ５を経由して、出力＝４Ｖ（ＥタイプトランジスＴＮ
５のＶTH＝１Ｖ分がドロップする）となり、これが消去
・書込動作時のみアクティブとなるチャージポンプ回路
ＣＰによりＶPP＝２０Ｖまで昇圧される。
【００３９】一方、図４（ｂ）に示すように、非選択レ
ベルシフタとしての入力＝０ＶはＥタイプトランジスタ
ＴＮ５を経由して出力＝０Ｖとなる。この場合もチャー
ジポンプ回路ＣＰはアクティブとなっているが、出力＝
０Ｖのため昇圧出来ず出力０Ｖのままとなる。以上が本
発明のレベルシフタ回路の各動作説明である。
ベルシフタとしての入力＝０ＶはＥタイプトランジスタ
ＴＮ５を経由して出力＝０Ｖとなる。この場合もチャー
ジポンプ回路ＣＰはアクティブとなっているが、出力＝
０Ｖのため昇圧出来ず出力０Ｖのままとなる。以上が本
発明のレベルシフタ回路の各動作説明である。
【００４０】ここで、本発明のレベルシフタ回路に必要
とされるＮチャネル型トランジスタの種類は、Ｉタイプ
とＥタイプの２種類となり、Ｄタイプ、Ｉタイプ、Ｅタ
イプの３種類を必要としていた従来のレベルシフタ回路
より、Ｄタイプトランジスタを１種類減らす事が可能と
なった。
とされるＮチャネル型トランジスタの種類は、Ｉタイプ
とＥタイプの２種類となり、Ｄタイプ、Ｉタイプ、Ｅタ
イプの３種類を必要としていた従来のレベルシフタ回路
より、Ｄタイプトランジスタを１種類減らす事が可能と
なった。
【００４１】しかも本発明のレベルシフタ回路は、従来
のレベルシフタ回路に比してＤタイプトランジスタ１個
がＥタイプトランジスタ１個とＩタイプトランジスタ１
個に変換されており、差し引きＮチャネル型トランジス
タ１個分の増加でしか無く、チップ面積増加にはほとん
ど結びつかない。
のレベルシフタ回路に比してＤタイプトランジスタ１個
がＥタイプトランジスタ１個とＩタイプトランジスタ１
個に変換されており、差し引きＮチャネル型トランジス
タ１個分の増加でしか無く、チップ面積増加にはほとん
ど結びつかない。
【００４２】
【発明の効果】従って、本発明によれば、Ｎチャネル型
Ｄタイプトランジスタを使用しない回路構成とすること
により、Ｅ2 ＰＲＯＭ回路等のＬＳＩ製造プロセス上、
Ｎチャネル型Ｄタイプトランジスタを作るためのＤタイ
プＶTH合せ込み用インプラ工程を１ＰＥＰ省略すること
が出来るので、この結果、特にＥ2 ＰＲＯＭ回路等に適
用してチップコストの低減、製造期間の短縮、歩留りの
向上という大きな効果に寄与することが可能な極めて良
好なレベルシフタ回路を提供し得る。
Ｄタイプトランジスタを使用しない回路構成とすること
により、Ｅ2 ＰＲＯＭ回路等のＬＳＩ製造プロセス上、
Ｎチャネル型Ｄタイプトランジスタを作るためのＤタイ
プＶTH合せ込み用インプラ工程を１ＰＥＰ省略すること
が出来るので、この結果、特にＥ2 ＰＲＯＭ回路等に適
用してチップコストの低減、製造期間の短縮、歩留りの
向上という大きな効果に寄与することが可能な極めて良
好なレベルシフタ回路を提供し得る。
【図１】本発明の一実施例によるレベルシフタ回路を示
す構成図。
す構成図。
【図２】本発明の具体例によるレベルシフタ回路を示す
構成図。
構成図。
【図３】本発明のレベルシフタ回路の動作を説明するた
めの図。
めの図。
【図４】本発明のレベルシフタ回路の動作を説明するた
めの図。
めの図。
【図５】Ｅ2 ＰＲＯＭの回路構成例を示す図。
【図６】レベルシフタ回路のシンボル記号を示す図。
【図７】従来のレベルシフタ回路を示す構成図。
【図８】従来のレベルシフタ回路の具体例を示す図。
【図９】従来のレベルシフタ回路の動作を説明するため
の図。
の図。
【図１０】従来のレベルシフタ回路の動作を説明するた
めの図。
めの図。
ＴＮ５…Ｎチャネル型Ｅタイプトランジスタ ＴＮ６…Ｎチャネル型Ｉタイプトランジスタ ＣＰ…チャージポンプ回路
Claims (2)
- 【請求項１】 第１の電源と第２の電源間で振動する信
号を入力とし、前記第１の電源と第３の電源の間で振動
する信号に電圧変換して出力とするレベルシフタ回路に
おいて、 入力端子と出力端子間にソースとドレインが接続される
と共に、前記第２の電源をゲート入力とするＮチャネル
型Ｅタイプトランジスタ（しきい値電圧がプラスのトラ
ンジスタ）と、 前記入力端子と出力端子間にソースとドレインが接続さ
れると共に、電圧変換するかしないかを決める信号で、
かつ前記第１の電源と第２の電源間で振動する信号をゲ
ート入力とするＮチャネル型Ｉタイプトランジスタ（し
きい値電圧がほぼ０Ｖのトランジスタ）と、 前記出力端子に接続されて電圧変換動作するときだけ、
アクティブ動作となるように前記第１、第２および第３
の電源で動作するチャージポンプ回路とを具備したこと
を特徴とするレベルシフタ回路。 - 【請求項２】 電気的にデータの書き替えが可能な不揮
発性半導体メモリ（Ｅ2 ＰＲＯＭ）において、ロウ・デ
コーダ（行選択）又はカラム・デコーダ（列選択）とセ
ルマトリックスの間に構成されるとを特徴とする請求項
１のレベルシフタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496592A JP2708333B2 (ja) | 1992-09-02 | 1992-09-02 | レベルシフタ回路 |
| US08/115,031 US5341334A (en) | 1992-09-02 | 1993-09-01 | Level shifter circuit constituted of E and I type transistors and an EEPROM using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496592A JP2708333B2 (ja) | 1992-09-02 | 1992-09-02 | レベルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684388A true JPH0684388A (ja) | 1994-03-25 |
| JP2708333B2 JP2708333B2 (ja) | 1998-02-04 |
Family
ID=16979030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23496592A Expired - Fee Related JP2708333B2 (ja) | 1992-09-02 | 1992-09-02 | レベルシフタ回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2708333B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4866199A (en) * | 1987-03-20 | 1989-09-12 | Adeka Argus Chemical Co., Ltd. | Optically active ester compound |
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| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP3645593B2 (ja) * | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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| US9552171B2 (en) | 2014-10-29 | 2017-01-24 | Sandisk Technologies Llc | Read scrub with adaptive counter management |
| US9978456B2 (en) | 2014-11-17 | 2018-05-22 | Sandisk Technologies Llc | Techniques for reducing read disturb in partially written blocks of non-volatile memory |
| US9349479B1 (en) | 2014-11-18 | 2016-05-24 | Sandisk Technologies Inc. | Boundary word line operation in nonvolatile memory |
| US9449700B2 (en) | 2015-02-13 | 2016-09-20 | Sandisk Technologies Llc | Boundary word line search and open block read methods with reduced read disturb |
| US9653154B2 (en) | 2015-09-21 | 2017-05-16 | Sandisk Technologies Llc | Write abort detection for multi-state memories |
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-
1992
- 1992-09-02 JP JP23496592A patent/JP2708333B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-01 US US08/115,031 patent/US5341334A/en not_active Expired - Lifetime
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