KR930000822B1 - 전위검지회로 - Google Patents

전위검지회로 Download PDF

Info

Publication number
KR930000822B1
KR930000822B1 KR1019900002780A KR900002780A KR930000822B1 KR 930000822 B1 KR930000822 B1 KR 930000822B1 KR 1019900002780 A KR1019900002780 A KR 1019900002780A KR 900002780 A KR900002780 A KR 900002780A KR 930000822 B1 KR930000822 B1 KR 930000822B1
Authority
KR
South Korea
Prior art keywords
potential
transistor
input
mos transistor
gate
Prior art date
Application number
KR1019900002780A
Other languages
English (en)
Other versions
KR900015167A (ko
Inventor
아키라 다키바
오사무 마츠모토
유키히코 사에키
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900015167A publication Critical patent/KR900015167A/ko
Application granted granted Critical
Publication of KR930000822B1 publication Critical patent/KR930000822B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

전위검지회로
제1도는 본 발명이 실시예에 따른 회로구성도.
제2도는 그 상세도.
제3도는 본 발명의 다른 실시예에 따른 회로도.
제4도는 종래예의 회로도.
제5도는 상기 실시예의 회로를 다른 시스템에 응용할 때의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 검지전압제어블록 31 : 레벨변환회로
N6 : 고내압화된 D형 NMOS트랜지스터
N 11 : 고내압화된 E형 NMOS트랜지스터
P5 : 고내압화되지 않은 E형 PMOS 트랜지스터
[산업상의 이용분야]
본 발명은 전위검지회로에 관한 것으로서, 특히CMOS LSI의 전원전위부근 내지 기준전위 및 상기 전원 전위보다 충분히 큰 전위를 검지하는 경우에 사용되는 것이다.
[ 종래의 기술 및 그 문제점]
종래의 EEPROM등의 비휘발성 메모리를 갖는 LSI에는 기록모드와 독출모드의 절환이 필요하며, 또한 기록모드 때에는 외부로부터의 기록용으로서 LSI전원 VDD보다 충분히 큰 전위 VPP를 인가할 필요가 있다.
제4도에 종래의 고전위 검지회로를 나타내었다. 이 회로에 있어서, 입력전위( in)의 공급단의 PMOS트랜지스터(P1),(P2), NMOS 트랜지스터(N1)를 통하여 접지된다. POMS트랜지스터(P2)와 NMOS 트랜지스터(N1)의 접속점에서, MOS트랜지스터(P3)(P3);(P4),(P5)로 구성된 인버터를 통하여 검출출력(out 1)출력된다.
그런데, 고내압트랜지스터와,VDD계의 트랜지스터와의 차이점으로 다음 사항을 들 수 있다.
(가) LDD(Lightly Doped Drain)구조를 가지고 있을 것.
(나) 게이트 산화막이 두꺼울 것.
제4도에서, MOS트랜지스터의 드레인에 부가되어있는 ○표는 LDD구조가 되어있음을 표시한다.
다음 제4도의 전원으로서 VDD(예컨대, 5V계)와 그것보다 충분히 높은 전위 (예컨대,20V계)의 경우에 관해 고려하면,
(a) 입력전위(in)에 VDD보다 높은 전위 VPP가 인가되었다고하면, 접속점(5)의 전위는 PMOS 트랜지스터(P1)의 임계치전압 VTHi만큼 VPP보다 낮은 전위가 된다.이 전위가 PMOS 트랜지스터(P2)의 임계치전압 VTHi2와 게이트전위 VDD를 더한 것 보다 높으면, 즉「VPP-VTHi1〉VDD+VTHi2」가 될 경우, PMOS트랜지스터(P2)는 온(on)상태로 된다. 이때 입력(in)에서부터 PMOS트랜지스터(P1),(P2),NMOS 트랜지스터(N1)을 통해 접지에 전류가 흐르고, PMOS 트랜지스터(P1),(P2)와 NMOS 트랜지스터( N1)와의 온(on)저항의 비에따라 접속점(6)의 전위가 상승되어간다. 여기에서,
1)접속점(6)의 전위가 NMOS 트랜지스터(P3),(N3)로 구성으로 구성되는 인버터회로의 임계치보다 높은 경우, 출력(out 1)에는 VDD레벨이 출력된다.
2)접속점(6)의 전위가 NMOS 트랜지스터(P3),(N3)로 구성되는 인버터회로의 임계치보다 높은 경우, 출력(out 1)에는 접지레벨이 출력된다.
(b) 입력전위(in)에 VDD이하의 전위가 인가되어 있는 경우, 접속점(5)의 전위가 PMOS트랜지스터(P2)의 임계치 VTHi2와 게이트전위 VDD를 더한 전위「VDD+VTHi2」보다 낮기 때문데, PMOS트랜지스터(P2)는 온(on)이 되지 않으며 NMOS 트랜지스터(N1)가 온(on)되어 있고 따라서 출력(out 1)에는 접지레벨이 출력된다.
이렇게 하여, VPP가 VDD보다 충분히 고전위인지 아닌지의 여부를 검지할 수 있는데, 본 회로의 특징으로서 접지레벨과 VDD레벨간의 전위가(in)에 입력되더라도 PMOS 트랜지스터(P2)가 오프(off)되어 전류의 흐름이 생기지 않음을 들 수 있다. 또한 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)의 드레인측이 LDD 구조로 되어있는 것은, 게이트에 고전위가 걸리므로 고내압화하는 것이다.
[발명의 목적]
고내압 PMOS트랜지스터를 사용하지 않는 LSI에 , 제4도와 같이 고내압 P MOS트랜지스터(P2)등이 있는 회로를 사용하면, 트랜지스터의 종류가 1종류 증가하게되고, 이 때문에 공정수가 증가되어 버린다. 예를 들어 E2PROM등의 소자를 내장한 LSI에 있어서, 5V계의 폴리 실리콘 전극과 고내압셀 부의 폴리실리콘 전극을 따로따로 만들 경우, 사진 식각공정에 관해 생각해보면,
(A) 고내압 PMOS트랜지스터의 채널이온 주입,
(B) 고내압 PMOS트랜지스터의 마스크사용의 LDD구조를 제조하는 공정.
(C) 고내압 PMOS트랜지스터의 마스크사용의 LDD구조를 제조하는 공정의 3공정(3마스트)이 증가되게 된다. 따라서, 코스트의 증가를 초래하고, 또한 제작에 필요한 시간도 길어지게 되는 것이다.
따라서 본 발명의 목적은, LDD구조와 같이 고내압화처리를 실시한 고내압 PMOS(NMOS의 경우도 있다)를 사용하지 않은 LSI를 가지고, 고전위(부전위의 경우를 생각한다면 절대치가 큰 전위)를 검지하는 것이 가능한 전위검지회로를 제공하는데 있다.
[발명의 구성 및 작용]
본 발명은, (1) 기준전위와 그것보다 절대치가 큰 제1의 전위와 이 제1전위보다 절대치가 큰 제2전위가 공급되는 반도체장치의 전위검지회로에 있어서, 제1도전형의 제1 NMOS트랜지스터, 제2도전형의 제2 MOS트랜지스터, 제 1도전형의 제3 MOS트랜지스터를 직렬접속하고, 상기 제2MOS트랜지스터와 제3MOS트랜지스터의 접속점을 전위검지용출력단으로 하고, 상기 제1NMOS트랜지스터의 드레인에 상기 제2전위 이하의 피검지입력전위를, 상기 제3MOS트랜지스터의 소스에 기준전위를 공급하여, 상기 제2, 제3트랜지스터의 게이트에 제 1 전위를 공급하고, 상기 제1 MOS트랜지스터의 게이트에는 상기 입력전위에 따라 변동되는 전위가 검지전위제어블록으로부터 입력된 것을 특징으로 하는 전위 검지회로이다.
또한 본 발명은, 이(1)항의 회로에 있어서 제2MOS트랜지스터가 고내압화처리를 실시한 구조의 것이 아님을 특징으로 하는 전위검지회로이다.
즉 본 발명은, 다수의 다른 전원을 가지는 LSI에 있어서, 제2도전형의 고내압 MOS트랜지스터를 사용하지않고 제1도전형의 고내압 MOS트랜지스터와 VDD(통상 MOSLSI 전위)계의 제2도전형의 MOS 트랜지스터만을 사용하여, 절대치가 VDD보다 큰 전위를 검지할 수 있도록 한 것이다.
(실시예)
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 동 실시예의 회로구성도인데, 이것은 제4도의 것과 대응시킨 경우의 예이기 때문에 대응되는 곳에는 적절히 동일한 부호를 사용한다. 제1도에서 (30)은 검지전압제어블록이며, 이 블록(30)은 입력(in)에 VPP(LSI 전원 VDD보다 충분히 높은 전압)가 입력되었을 때 출력(21)에 VDD보다 높은 전압을 출력시키며, 입력(in)에 VDD이하 또는 VDD보다 충분히 높지 않은 전위가 입력되었을 때 출력(21)에 VDD를 출력한다. (31)은 레벨변환회로이며, 이것은 입력(23)의 전위를 VDD-접지의 전위에 변환시킨다. 또한 입력(in)은 D형(디플레이션 형)NMOS트랜지스터(N6)의 드레인데 접속된다. (이하 간단히 NMOS, PMOS 트랜지스터라 할 때는 E형 즉, 인핸스먼트 형 트랜지스터임) D형 NMOS트랜지스터(N6)의 소스는 PMOS 트랜지스터(P5)의 소스와 백게이트 (back gate)에 접속되며, 트랜지스터(N6)의 게이트는 검출전압제어블록( 30)의 출력(21)에 접속된다. PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N11)의 게이트는 각각 VDD에 접속되며, 트랜지스터(N11)의 소스는 접지되어 있다. 입력(in)의 전위검지출력(23)은, 레벨변환회로(31)를 통해 출력된다.
제2도는 제1도의 구체적인 예이다. 입력(in)은 NMOS트랜지스터(N8)의 드레인과 게이트에 접속된다. 트랜지스터(N8)의 소스는 NMOS트랜지스터(N9)의 드레인과 게이트에 접속되고, 트랜지스터(N9)의 소스는 NMOS트랜지스터(N10)의 드레인과 게이트에 접속된다. 트랜지스터(N10)의 소스는 D형 NMOS트랜지스터(N5)의 드레인에 접속되며, 트랜지스터(N5)의 소스와 게이트는 VDD에 접속된다.
상기 출력노드(23)는 D형 트랜지스터(N7)의 드레인에 접속되고, 트랜지스터( N7)의 게이트는 VDD에, 소스는 PMOS트랜지스터(N12),NMOS트랜지스터(N12)로 이루어지는 인버터의 압력이 되며, 그 인버터의 출력은 PMOS트랜지스터(N13), NMOS트랜지스터(N13)로 이루어지는 인버터의 출력(out)이 된다.
제2도에서 LDD구조로 되어 있는 것은, ○표에 의해서 알 수 있듯이 NMOS트랜지스터(N8),(N9),(N10),D형 NMOS트랜지스터(N6)의 소스와 드레인, NMOS 트랜지스터(N11), D형 NMOS 트랜지스터(N5),(N7)의 드레인측이다. 여기서 중요한 것은 PMOS트랜지스터(N5)가 통상의 VDD계 트랜지스터이며,제4도의 PMOS트랜지스터 (P2)와 같이 LDD구조로 되어 있지 않다는 점이다.
다음, 제2도의 동작을 설명한다.
i)입력(in)에 VDD이하의 전위가 인가되었을 경우 :
이때 NMOS트랜지스터(N5)의 소스, 게이트가 모두 VDD레벨이기 때문에 트랜지스터(N5)와 NMOS트랜지스터(N10)의 접속점(21)은 VDD가 된다. 이때 입력(in)은 VDD이하의 전위이기 때문에 NMOS트랜지스터(N8) 내지 (N10)은 역바이어스되어 있으므로, 전류는 흐르지 않는다. 노드(21)전위VDD는 D형 NMOS 트랜지스터(N6)의 게이트에 입력되어 있기 때문에, 트랜지스터(N6)는 온(on)되고 입력(in)의 레벨은 트랜지스터(N6)를 통해 PMOS트랜지스터(N5)의 소스에 나타난다. 이때 NMOS트랜지스터(N8)의 게이트에는 VDD가 입력되어있기 때문에 PMOS 트랜지스터(P5)는 오프(off)된다. 또한 NMOS 트랜지스터(N11)는 게이트에 VDD가 입력되어 있기 때문에 온(on)되어 있으므로, 노드(23)은 접지레벨이 된다. 이 전위가, 게이트가 VDD때문에 온(on)되어있는 D형 NMOS트랜지스터(N7)를 통하고 또한 2단인버터를 통해 출력(out)에 도출된다. 따라서 입력(in)에 VDD이하의 전위가 인가되었을 때 출력(out)에는 접지레벨이 출력된다.
ⅱ) 입력(in)에 VPP(VPP는 VDD보다 충분히 높은 전압)가 인가되었을 경우 :
입력(in)에 Vpp가 인가되면, NMOS트랜지스터(N8),(N9),(N10)의 백게이트( back gate)효과와 D형 NMOS 트랜지스터(N5)의 온(on)저항에 의해 노드(21)의 전위가 결정된다. D형 NMOS 트랜지스터(N6)의 게이트에 노드(21)의 전위가 들어가기 때문에 노드(22)의 전위는 「(노드(21)의 전위) +│(백게이트 효과)의 형향을 받은 D형 NMOS트랜지스터(N6)의 Vth│」가 된다(Vth는 임계전압). 즉 제1도의 검지 전압제어블록(30)은 노드 (22)의 전위를 결정하므로 , PMOS 트랜지스터(P5)를 열화(劣化)시키지 않도록 노드(22)의 전위를 컨트롤하기 위한 회로이다. 그런데, 노드(22)의 전위가 높아지고 PMOS 트랜지스터(P5)의 소스와 게이트의 전위가 「VDD+│PMOS 트랜지스터(P5)의 Vth│」보다 높아지므로 PMOS 트랜지스터(P5)는 온(on)되고, 온(on)되어있는 NMOS 트랜지스터(N11)와의 온(on) 저항비에 의해 노드(23)의 전위가 결정된다. 노드(23)의 전위는 게이트가 VDD에 의해 온(on)되어있는 D형 NMOS 트랜지스터(N7)를 통해 노드(24)에 나타나 있으나, 노드(24) 전위는 D형 NMOS트랜지스터(N7) 때문에, 최대「VDD+│(백게이트 효과의 영향을 받는 D형 NMOS트랜지스터(N7)의 Vth」로 억제되도록 콘트롤되며 PMOS트랜지스터(P12), NMOS트랜지스터(N12)를 게이트파괴로부터 방지한다. 즉 이트랜지스터(P12),(N12)를 제4도와같이 고내압화할 필요가 없어진다.
이렇게하여 노드(24)의 전위가 트랜지스터(P12),(N12)로 구성되는 인버터회로의 임계치보다 높아지게 되어, 트랜지스터(P12),(N12),(P13),(N13)의 2단 인버터를 통해 출력(out)에 VDD레벨이 출력되며, 따라서 고전위가 검지된 것이 된다. 또한 제2도의 회로에서 입력(in)이 접지와 VDD간의 전위레벨인 경우에는 VDD에서 입력(in )또는 입력(in)에서 접지에로 전류경로가 없다는 특징을 갖는다.
상기 실시예에 따르면, 고내압 PMOS트랜지스터(제 4도의 P2)를 사용하지않고 E형, D형의 고내압NMOS트랜지스터, VDD계의 PMOS트랜지스터(특히 P5)로 고전위의 검지가 가능해지며, 공정이 줄어들고 제작시간이 감소되며 수율이 향상됨에 따라, 코스트의 절감이 가능해진다. 또한 입력(in)이 접지와 VDD간의 레벨인 경우에는, 상기 동작 설명부분에서 밝힌 바와 같이 전원간에 전류가 흐르지 않으며 입력임피던스가 매우 크기 때문에, 입력(in)단자는 다른기능으로서, 예를 들면 데이터 입력단으로서 사용할 수 있다.
다음 제5도에서 본 발명에 따른 회로의 사용예로서 EEPROM을 내장한 LSI에 관해 설명하기로 한다.
(51)은 LSI칩,(52)는 상기 본 발명의 전위검출회로, (53)은 EEPROM독출회로,(54)는 EPROM 기록회로, (55)는 EEPROM 셀, (56),(57)는 랜덤조직이다. 전위검출회로(52)의 출력(out)은 VDD레벨에서 EEPROM기록회로를 동작시켜, 접지레벨일 때 EEPROM독출회로(53)를 동작시킨다.
제5도의 구성에서, EEPROM을 사용할 경우 EEPROM셀(55)은 기록회로(54)의 독출회로(53)가 내장되어 있다. 이 두 회로를 따로따로 동작시키기 위해 기록모드, 독출모드를 절환시킬 필요가 있다. 이 절환신호로 Vpp를 사용하고 있다. 즉 LSI칩(51)의 외부로부터의 입력(in)에 대해, 입력(in)이 Vpp라면 VDD레벨을 출력하고, 입력(in)이 VDD이하이면 접지레벨(역(逆)이어도 괜찮음)을 출력하도록 하는 회로(52)이면 된다. 제5도에서 EPROM기록회로(54)는 전위검출회로(52)의 출력이 VDD레벨일 때 액티브(active)가 되며,접지레벨일 때는 독출회로(53)가 액티브가 된다. 이렇게 해두면, Vpp를 전위검지회로(52)에 입력시키고 있는 LSI단자에 가함에 따라 기록, 독출의 어느 한 모드로 절환할 수 있다. 따라서 전위검출회로(52)의 입력(in)은 주로 LSI 외부로부터 공급되는 신호이며, 출력은 LSI내부에서 회로의 모드절환에 사용된다. 또한전위검출회로(52)는, 입력(in)이 VDD레벨 이하인 경우, 랜덤로직(57)의 입력단자로서 사용할 수 있도록 되어 있다.
또한 본 발명은 실시예에만 국한되는 것은 아니며, 여러 가지로 그 응용이 가능하다. 예를 들면, 상기 실시예에서는 고전위 검출회로에 관해 서술했으나, 마찬가지로 저전위 검출회로도 형성할 수 있다. 이때 저전위란 -VDD보다 충분히 낮은 전위를 말하며 제3도에 저전위검지회로를 나타내었다. 이는 제1도, 제2도에서 PMOS트랜지스터와 NMOS트랜지스터를 상호치환하고, VDD를 -VDD로 한 것이다. 따라서 이때의 구성은 상기 실시예와 대응하여 생각할 수 있으므로 부호는 P와 N를 거꾸로하고 첨자는 동일하게 되어 있다. 동작에 대해서는 상기 실시예와 극성을 반대로 하여 생각하면된다. 또한 본 발명에서의 검지 전압블록(10)의 트랜지스터 수는 최소2개(예를 들면 N8, N9생략)이어도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면 고내압화처리가 행하여진 제2도전형의 MOS트랜지스터를 사용하지 않더라도 고전위 또는 저 전위의 검지가 가능해지며, 공정을 줄이는 것 등이 가능해진다. 또 피전위 검지 입력(in)이 IC전원과 기준레벨간인 경우는 입력 임피던스가 매우 크기 때문에, 상기 입력(in)단자는 다른 기능 단자로서 사용이 가능한 점 등의 이점을 가진 전위검지회로를 제공할 수 있는 것이다.

Claims (10)

  1. 기준전위과 그것보다 절대치가 큰 제1전위(VDD)와 제1의 전위보다 절대치가 큰 제2전위(VPP)가 공급되는 반도체장치의 전위검지회로에 있어서, 제1도전형의 제1 MOS 트랜지스터(P6), 제2도전형의 제2 MOS 트랜지스터(P5)제1도전형의 제3 MOS 트랜지스터(N11)를 직렬접속하고, 상기 제2MOS 트랜지스터와 제3 MOS 트랜지스터의 접속점(23)을 전위검지용 출력단으로하여, 상기 제1 MOS 트랜지스터의 드레인에 상기 제2전위 이하의 피검지입력전위 (in)를, 상기 제3 MOS 트랜지스터의 소스(source)에 기준전위를 공급하고, 상기 제2, 제3트랜지스터의 게이트에 제1전위를 공급하고, 상기 제1 MOS 트랜지스터의 게이트에는 상기 입력전위에 의해 변동되는 전위가 검지전위제어블록(30)으로부터 입력되는 것을 특징으로 하는 전위검지회로.
  2. 제1항에 있어서, 상기 제 1전위(VDD)가 정전위이며 상기 제2전위가 제1전위보다 높은 정전위이고, 제1도전형이 N형제2도전형이 P인 것을 특징으로 하는 전위검지회로.
  3. 제1항에 있어서, 제1전위가 부전위(-VDD)이며 제 2전위가 제1전위보다 낮은 부전위이고, 제1도전형이 P형, 제2도전형이 N형인 것을 특징으로 하는 전위검지회로.
  4. 상기 제 1항 내지 제3항 중 어느 1GKD에 있어서, 상기 제2MOS트랜지스터 (P5)의 트랜지스터(P5)의 백게이트는 제1 MOS트랜지스터(N6)의 소스에 접속되어있는 것을 특징으로 하는 전위검지회로.
  5. 제1항 내지 제3항 중 어느 1항에 있어서, 상기 제1 MOS트랜지스터(N6)는 디플레이션형인 것을 특징으로 하는 전위검지회로.
  6. 제1항 내지 제3항 중 어느 1항에 있어서, 상기 반도체장치는 고내압처리를 MO S 트랜지스터와 고내압처리를 실시하지 않은 MOS트랜지스터가 섞여 있는 것으로서, 상기 제2 MOS트랜지스터는 고내압처리를 실시한 구조가 아닌 것을 특징으로 하는 전위검지회로.
  7. 제 1항 내지 제 3항 중 어느 1항에 있어서, 상기 입력전위에 의해 변동되는 전위는, 상기 입력전위의 절대치가 제1 전위보다 충분히 큰 경우에는 상기 입력전위로 결정되며, 상기 입력전위의 절대치가 제1 전위보다는 크지만 제2전위보다는 작은 경우 또는 제1전위보다 작은 경웅는 상기 입력전위가 아닌 제1전위를 출력하는 것을 특징으로 하는 전위검지회로.
  8. 제 1항 내지 제 3항 중 어느 1항에 있어서, 상기 입력전위에 의해 변동되는 전위를 발생시키는 검지 전위 제어블록(30)은, 적어도 제1도 전형의 제4(N5),제5(N10) MOS트랜지스터를 직렬접속하고, 제4 MOS트랜지스터의 소스와 게이트를 제1전위 (VDD)로 접속하여, 제4, 제5 MOS트랜지스터 간의 접속점을 상기 제1 mos 트랜지스터 (N6)의 게이트로의 전위 출력단으로 하고, 상기 제5 MOS 트랜지스터의 게이트와 드레인을 접속하여, 제5 MOS 트랜지스터의 드레인을 상기 입력전위의 공급단에 접속한 것을 특징으로 하는 전위검지회로.
  9. 제 1항 내지 제 3항 중 어느 1항에 있어서, 상기 전위검지용 출력단을, 기준전위 내지 제1전위로 변환시키는 레벨변환회로(31)에 접속시킨 것을 특징으로 하는 전위 검지회로.
  10. 제 9항에 있어서, 상기 레벨 변환회로는, 상기 전위 검지용 출력단을 제1도전형의 제6MOS트랜지스터(N7)의 드레인에 접속하고, 각 트랜지스터의 게이트를 제1 전위 (VDD)의 공급단에 접속하여, 제6 MOS트랜지스터의 소스에서 인버터(P12,N12,P13, N13)를 통하여 상기 입력전위의 검지출력을 얻도록 한 것을 특징으로 하는 전위 검지회로.
KR1019900002780A 1989-03-03 1990-03-03 전위검지회로 KR930000822B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP89-51711 1989-03-03
JP1-51711 1989-03-03
JP1051711A JPH0738001B2 (ja) 1989-03-03 1989-03-03 電位検知回路

Publications (2)

Publication Number Publication Date
KR900015167A KR900015167A (ko) 1990-10-26
KR930000822B1 true KR930000822B1 (ko) 1993-02-05

Family

ID=12894479

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900002780A KR930000822B1 (ko) 1989-03-03 1990-03-03 전위검지회로

Country Status (4)

Country Link
EP (1) EP0385469B1 (ko)
JP (1) JPH0738001B2 (ko)
KR (1) KR930000822B1 (ko)
DE (1) DE69018859T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7421862B2 (en) 2001-12-27 2008-09-09 Lg Electronics Inc. Washing machine with temperature sensor arrangement

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9423046D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A voltage reference circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56114198A (en) * 1980-02-13 1981-09-08 Nec Corp Semiconductor circuit
JPS5891680A (ja) * 1981-11-26 1983-05-31 Fujitsu Ltd 半導体装置
JPS58151124A (ja) * 1982-03-04 1983-09-08 Ricoh Co Ltd レベル変換回路
JPS58153414A (ja) * 1982-03-05 1983-09-12 Ricoh Co Ltd レベル検出回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7421862B2 (en) 2001-12-27 2008-09-09 Lg Electronics Inc. Washing machine with temperature sensor arrangement

Also Published As

Publication number Publication date
DE69018859T2 (de) 1995-10-12
EP0385469B1 (en) 1995-04-26
EP0385469A3 (en) 1992-04-08
JPH0738001B2 (ja) 1995-04-26
DE69018859D1 (de) 1995-06-01
KR900015167A (ko) 1990-10-26
EP0385469A2 (en) 1990-09-05
JPH02231574A (ja) 1990-09-13

Similar Documents

Publication Publication Date Title
US4689504A (en) High voltage decoder
US5208488A (en) Potential detecting circuit
EP0399240B1 (en) Semiconductor memory device
KR940001251B1 (ko) 전압 제어회로
KR100228951B1 (ko) 보디전압 제어형 반도체 집적회로
KR0155078B1 (ko) 강전계용의 mos 회로를 갖춘 반도체 회로
KR940018864A (ko) 반도체 장치
US20050270074A1 (en) Power-gating system and method for integrated circuit devices
KR100206870B1 (ko) 정전 방전 및 래치 업 방지회로
KR0122246Y1 (ko) 레벨변환회로
US4988894A (en) Power supply switching circuit
US5280201A (en) Semiconductor logic circuit apparatus
KR100357279B1 (ko) 풀업회로및반도체장치
KR100226486B1 (ko) 고출력 전압 생성용 반도체 회로
KR930000822B1 (ko) 전위검지회로
US5170077A (en) Voltage level detecting circuit
JPH09204798A (ja) 信号発生回路
KR930001401B1 (ko) 감지 증폭기
JP2792477B2 (ja) 電源切換回路および該電源切換回路を備える半導体集積回路
JPH0870247A (ja) レベルシフト回路
US6531900B2 (en) Negative voltage driver circuit technique having reduced current flow to the negative supply voltage source
KR960015319B1 (ko) 반도체 메모리 장치의 전압 변환회로
US6570811B1 (en) Writing operation control circuit and semiconductor memory using the same
JP3024171B2 (ja) 入力回路
JPH11326398A (ja) 電圧検知回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030130

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee