KR920009708B1

KR920009708B1 - 반도체논리회로

Info

Publication number: KR920009708B1
Application number: KR1019890019155A
Authority: KR
Inventors: 유키히로 우라카와; 마사다카 마츠이
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-12-28
Filing date: 1989-12-21
Publication date: 1992-10-22
Also published as: US5027009A; KR900011153A; JPH06103839B2; JPH02179029A

Abstract

내용 없음.

Description

반도체논리회로

제1도는 본 발명의 반도체논리회로의 1실시예에 따른 Bi-CMOS인버터회로를 나타낸 회로도,

제2도 및 제3도는 각각 본 발명의 다른 실시예에 따른 Bi-CMOS회로를 나타낸 회로도,

제4a도는 본 발명의 다른 실시예에 따른 3상태 출력버퍼회로를 나타낸 회로도,

제4b도는 제4a도의 일부를 취출해서 나타낸 등가회로도,

제5도와 제7도 및 제9도는 각각 본 발명이 다른 실시예에 따른 Bi-CMOS NAND회로를 나타낸 회로도,

제6도와 제8도 및 제10도는 각각 본 발명의 다른 실시예에 따른 Bi-CMOS NOR회로를 나타낸 회로도,

제11도는 종래의 Bi-CMOS인버어터회로를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

Q₁∼Q₅: npn바이폴라 트랜지스터 T_p,T_p1,T_p2: p채널 MOS트랜지스터

T_n,T_n1,T_n2,N_u,N_u1,M_u2,N_s,N_d,

: n채널 MOS트랜지스터

I_n,I₁,I₂: 신호입력노드 Out : 출력노드

Z : 임피던스소자 DRV : 출력트랜지스터구동회로

[산업상의 이용분야]

본 발명은 바이폴라(Bi)소자와 상보형 절연게이트형(CMOS)소자를 동일기판상에 설치한 Bi-CMOS반도체집적회로에 관한 것으로, 특히 Bi-CMOS논리회로에 관한 것이다.

[종래의 기술 및 그 문제점]

근년, 반도체집적회로의 고집적화와 고속화를 저향함에 따라 MOS트랜지스터의 미세화가 점차 진행되고 있는 바, 그에 따라 MOS트랜지스터의 게이트산화막이 얇아지게 되어 그 내압의 신뢰성이 문제로 되고 있다. 그리고, 반도체메모리 등의 디바이스에 있어서는 게이트산화막의 신뢰성 때문에 동작전압을 낮추고 있으며, 외부전원전압으로는 다른 디바이스와의 적합성을 고려해서 5V를 통상적으로 사용하고 있는 바, 외부전원전압으로부터 저전압의 내부전원을 얻기 위해 전원전압강하회로를 내장하고 있다.

한편, 저소비전력화 및 고집적화가 가능한 Bi-CMOS반도체집적회로에 있어서, 고속화를 위해 MOS 트랜지스터를 미세화한 상태에서 상기한 바와 같은 전원전압강하회로를 사용하는 경우, 입력계라던지 출력계회로의 인퍼페이스부분에서 발생되는 전원전압의 미스매칭(mismatching)이 문제로 되고 있다.

지금, 예컨대 Bi-CMOS반도체집적회로의 출력계회로로 제11도에 나타낸 바와 같은 종래의 Bi-CMOS 인버터회로를 사용하는 경우를 생각해 보기로 한다.

이 Bi-CMOS인버터회로는 바이폴라 트랜지스터를 사용하는 출력버퍼의 베이스전류를 CMOS소자를 사용해서 구동시킴으로써 고속화를 도모하고 있는 바, 도면에서 참조부호 Q₁및 Q₂는 각각 풀업, 풀다운용의 npn형 바이폴라 트랜지스터이고, T_p및 T_n은 각각 상기 트랜지스터(Q₁,Q₂)의 베이스전류구동용의 p채널 및 n채널의 MOSFET(전계효과트랜지스터)이다. 그리고, N_u, N_d는 각각 상기 트랜지스터(Q₁,Q₂)의 베이스전하인출용의 n채널의 MOS트랜지스터이고, Vcc는 전원전위, Vss는 접지전위이다.

상기 Bi-CMOS인버터회로에 있어서, 입력(In)이 저레벨 “0”이면, 트랜지스터(T₀,T_n)는 각각 온, 오프되어 트랜지스터(Q₁)의 베이스전류가 구동됨으로써 출력(Out)은 고레벨 “1”로 풀업된다. 역으로, 입력(In)이 “1”이면, 트랜지스터(T_p,T_n)는 각각 오프, 온되어 트랜지스터(Q₂)의 베이스전류가 구동됨으로써 출력(Out)은 “0”으로 풀다운된다.

상기 인버터회로의 동작을 고속화, 저소비전력화 하려면 논리 동작에 불필요한 바이폴라 트랜지스터의 베이스전하의 인출을 빠르게 할 필요가 있다. 즉, 입력이 “1”일 때에는 트랜지스터(Nu)가 온되어 트랜지스터(Q1)의 베이스전하를 빠르게 인출할 수 있게 되고, 역으로 입력이 “0”일 때에는 트랜지스터(T_p)가 온되어 트랜지스터(Q₁)의 베이스전위기 높아지게 되고, 그에 따라 트랜지스터(Nd)가 온되어 트랜지스터(Q₂)의 베이스전하를 인출할 수 있게 된다.

그런데, 상기한 바와 같이 출력회로를 종래의 Bi-CMOS인버터회로를 사용한 Bi-CMOS반도체집적회로에 상기한 바와 같은 전원전압강하회로가 내장되게 되면, 풀업용의 npn형 바이폴라 트랜지스터(Q₁)의 콜렉터에는 외부전원전압이 공급되게 되고, p채널형 MOS트랜지스터(T_P)의 소오스에는 전원전압강하회로로 부터의 내부전원전압이 공급되게 되는 바, 이때 p채널 MOS트랜지스터(T_p)의 동작전압을 낮출 수는 있지만, n채널 MOS트랜지스너(T_n)의 드레인이 직접 출력노드(Out)에 접속되어 있으므로 그 게이트·드레인간에 외부전압이 걸릴 가능성이 있다. 그 때문에 MOS트랜지스터(T_n)의 게이트산화막의 신뢰성을 확보할수 없게 된다.

그래서, 출력계회로로서 제11도에 나타낸 종래의 Bi-CMOS인버터회로를 사용하는 경우에는 상기 n채널 MOS트랜지스터(Tn)의 게이트산화막을 다른 MOS트랜지스너의 게이트산화막보다도 두껍게 해야할 필요가 있는 바, 공정상의 연구를 통해 산화막의 신뢰성을 확보하려고 하면, 결국 공정수가 증가되고 재료사용효율의 저하 및 제조비용의 상승이 초래된다.

상기한 바와 같이, 종래의 Bi-CMOS인버터회로를 전원전압강하회로를 내장한 Bi-CMOS반도체집적회로의 출력계회로로 사용하는 경우, 출력노드에 집적접속되는 MOS트랜지스터의 게이트 산화막의 신뢰성이 확보되지 못하게 되는바, 게이트산화막의 신뢰성을 확보하기 위해 이 MOS트랜지스터의 게이트산화막을 두껍게 하는 등의 특별한 공정을 수행하게 되면, 공정수가 증가되고 재료사용효율이 저하되며 제조비용의 상승이 초래되는 등의 문제점이 있었다.

[발명의 목적]

본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 회로기술적으로 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있도록 된 반도체논리회로를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명의 반도체논리회로는 제1전원노드와 출력노드간에 콜렉터·에미터간이 접속된 제1npn바이폴라 트랜지스터 및, 상기 출력노드와 제2전원노드간에 콜렉터·에미터간이 접속된 제2npn바이폴라 트랜지스터 이루어진 바이폴라 토템폴버퍼와; 상기 제2npn바이폴라 트랜지스터의 베이스에 콜렉터 및 베이스가 접속되고 에미터가 상기 제2전원노드에 접속된 제3npn바이폴라 트랜지스터와, 상기 제1전원노드와 동전위 또는 그 보다 저전위인 제3전원노드와 상기 제2npn바이폴라 트랜지스터의 베이스간에 드레인·소오스간이 접속되고 게이트가 신호입력노드에 접속된 MOS트랜지스터로 이루어진 출력트랜지스터구동회로를 구비해서 구성되어 있다.

[작용]

상기와 같이 구성된 본 발명의 반도체논리회로에 있어서, 입력이 “1”일 때에는 출력트랜지스터구동회로에 의해 제3npn바이폴라 트랜지스터가 전류구동되고, 이 제3npn바이폴라 트랜지스터에 대해서 전류미러(current mirror)접속되어 있는 풀다운측의 제2npn바이폴라 트랜지스터가 전류구동되어 출력전위는 풀다운 된다. 그리고, 입력이 “0”일 때에는 출력트랜지스터구동회로에 의해 제1npn바이폴라트랜지스터가 전류구동되어 출력 전위는 풀업된다.

본 발명의 반도체논리회로에서는 출력트랜지스터구동회로의 MOS트랜지스터가 출력노드에 직접 접속되어있지 않으므로, MOS트랜지스터의 게이트·드레인간에 제1전원노드의 높은 전압이 걸리지 않을 뿐 아니라, 회로기술적으로 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 된다. 따라서, 이 MOS트랜지스터의 게이트산화막을 다른 MOS트랜지스터의 게이트산화막보다 두껍게 하는 등의 특별한 공정을 수행하지 않고도 MOS트랜지스터의 신뢰성을 확보할 수 있게 되어, 공정수의 증가라던지 재료사용효율의 저항 및 제조비용의 저항 및 제조비용의 상승을 방지할 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 전원전압강하회로를 내장한 Bi-CMOS반도체집적회로의 출력계회로로 사용되는 Bi-CMOS인버터회로를 도시해 놓은 것으로, 도면에서 참조부호 Q₁은 집적회로의 외부로부터 Vcc전위가 공급되는 제1전원노드(Vcc전원노드)와 출력노드(Out)간에 콜렉터·에미터간이 접속된 제1npn바이폴라 트랜지스터이고, Q₂는 상기 출력노드(Out 와 Vss전위(접지전위)인 제2전원노드(Vss노드)간에 콜렉터·에미터간이 접속된 제2npn바이폴라 트랜지스터(예컨대 쇼트키장벽형 트랜지스터)이다. 상기 트랜지스터(Q₁,Q₂)는 Vcc노드와 Vss노드간에 각각의 콜렉터·에미터간이 서로 직렬로 접속되어 베이스가 상보적으로 구동되고 출력노드(Out)로 부터 출력이 취출되는 바이폴라 토템폴버퍼를 형성하고 있다.

그리고, Q₃는 상기 트랜지스터(Q₂)의 베이스에 콜렉터와 베이스가 접속되고, 에미터는 Vss노드에 접속된 제3npn바이폴라트랜지스터인 바, 이 제3npn바이폴라 트랜지스터(Q₃) 및 상기 제2npn바이폴라 트랜지스터(Q₂)는 바이폴라전류미러회로를 형형하고 있다.

한편, 제1도중 출력트랜지스터구동회로(DRV)에 있어서, 참조부호 T_p는 Vcc노드와 동전위 또는 그 보다 낮은 전위인 Vdd전위가 상기 전원전압강하회로(도시하지 않음)로부터 공급되는 제3전원노드(Vdd노드)와 상기 트랜지스터(Q₁)의 베이스간에 소오스·드레인간이 접속된 베이스전류구동용의 p채널 MOS트랜지스터이고, T_n은 상기 Vdd노드와 상기 트랜지스터(Q_3,Q₂)의 베이스 상호접속점간에 드레인·소오스간이 접속된 베이스전류 구동용의 n채널 MOS트랜지스터이다.

상기 베이스전류구동용 p채널 MOS트랜지스터(T_p) 및 n채널 MOS트랜지스터(T_n)는 게이트가 모두가 신호입력노드(I_n)에 공통접속되어 있다. 또, 참조부호 N_u는 상기 트랜지스터(Q1)의 베이스와 Vss노드간에 드레인·소오스간이 접속되고, 그 게이트가 상기 입력노드(I_n)에 접속된 베이스전하인출용이 n채널 MOS트랜지스터이고, Nd는 상기 트랜지스터(Q₃,Q₂)의 베이스상 호접속점과 Vss노드간에 드레인·소오스간이 접속되고, 그게이트가 상기 트랜지스터(Q₁)의 베이스에 접속된 베이스전하인출용의 n채널 MOS트랜지스터이다.

상기 출력트랜지스터구동회로(DRV)의 MOS트랜지스터 중 어느것도 상기 출력노드(Out)에 직접 접속되어 있지 않다.

다음으로, 상기 Bi-CMOS인버터회로의 동작을 설명한다.

우선, 입력이 저레벨 “0”로부터 고레벨 “1”로 변화되면, MOS트랜지스터(T_p)는 오프되고, MOS트랜지스터(T_n)는 온되는 바, MOS트랜지스터(T_n)의 드레인전류(I_d)에 의해 트랜지스터(Q₃)가 전류구동되고, 이 트랜지스터(Q₃)에 대해서 전류미러접속되어 있는 풀다운측의 트랜지스터(Q₃)가 전류구동되어 출력전위는 풀다운된다. 이때, 트랜지스터(Q₃)와 트랜지스터(Q₂)의 각 에미터의 면적을 각각 A₃,A₂로 표시하면, 출력전류(I₀)는

I₀=T_d·A₂/A₃

로 되는 바, A₂/A₃비를 임의로 설정하면 임의의 크기를 갖는 출력전류(I_O)를 얻을 수 있다.

이때 트랜지스터(Q₂)는 쇼트키장벽형의 트랜지스터이므로 풀다운된 출력레벨 “0”의 전위는 0~0.5V 정도로 클램핑되어 심한 포화상태로는 되지 않는다. 또, 입력이 “1”레벨일 때, MOS트랜지스터(N_u)가 온되어 그 드레인전위는 Vss전위로 되고, 트랜지스터(Q₁)는 상기 트랜지스터(N_u)에 의해 베이스전하가 인출되어 오프되게 된다. 또, 이때 상기 트랜지스터(N_u)의 드레인전위가 그 게이트에 공급되고 있는 MOS트랜지스터(N_d)는 오프된다.

상기와 반대로 입력이 “1”에서 “0”으로 변화되면, MOS트랜지스터(T_p)는 온되고, MOS트랜지스터(T_n,T_u)는 오프되며, 상기 MOS트랜지스터(T_p)의 드렌인전류에 의해 풀업측의 트랜지스터(Q₁)가 전류구동되어 출력전위가 풀업되게 된다. 이때, 트랜지스터(Q₂)는 주로 트랜지스터(Q₃)에 의해 베이스전하가 인출되어 오프되지만, MOS트랜지스터(T_p)의 드레인전위가 게이트에 공급되고 있는 MOS트랜지스터(N_d)가 온되어 상기 트랜지스터(Q₂)의 베이스전하를 보조적으로 인출하는 역할을 하게 된다. 그에 따라, 트랜지스터(Q₂)가 빠르게 오프되게 되어 스위칭시간중에 Vcc전원과 Vss전원간에 흐르는 관통전류의 증대가 방지된다.

이와 같은 Bi-CMOS인버터회로에 있어서는 어떤 MOS트랜지스터도 출력노드(Out)에 직접 접속되어 있지 않으므로 MOS트랜지스터이 게이트·드레인간에 외부전원전압이 걸리지 않게 될 뿐아니라 회로기술적으로 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 된다. 따라서, 이 MOS트랜지스터의 게이트산화막을 다른 MOS트랜지스터의 게이트산화막보다 두껍게하는 등의 특별한 공정을 실행하지 않아도 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 되어 공정수의 증가라던지 재료사용효율의 저하 및 제조비용의 상승이 초래되지 않는다.

제2도는 제1도에 나타낸 Bi-CMOS인버터회로에 비해, 쇼트키장벽형의 제2npn바이폴라 트랜지스터(Q₂)대신에 통상의 제 2npn바이폴라 트랜지스터(Q₂)가 사용된 점과, 출력트랜지스터구동회로(DRV)에 있어서 베이스로 제1기준전위(Vb₁: 예컨대 0~1.3V)가 공급되는 제 4npn바이폴라 트랜지스터(Q₄)의 콜랙터·에미터간이 Vcc노드와 출력노드(Out)간에 부가적으로 접속되어 있는 점이 다른 Bi-CMOS인버터회로를 도시해 놓은 것으로, 상기 이외의 부분에는 제1도와 동일한 참조부호를 부여하였다.

제2도에 나타낸 Bi-CMOS인버터회로의 동작은 기본적으로 제1도에 나타낸 Bi-CMOS인버터회로의 동작과 동일하지만 다음에 설명할 점이 다르다, 즉, 입력이“1”인 경우에, 트랜지스터(Q₂)가 구동되어 출력노드(Out)의 전위가 풀다운되지만, 이 출력전위가 Vb₁-Vf[상기 트랜지스터(Q₂)가 임계치전압]=~0.5V보다도 낮으면, 트랜지스터(Q₄)가 온되어 출력전위를 클램핑하게 된다. 즉, 트랜지스터(Q₄)는 출력전위의 “0”레벨을 검지하고 동시에 출력레벨을 클램핑하는 역할을 한다.

상기와 같은 제2도의 Bi-CMOS인버터화로에 있어서도 어떤 MOS트랜지스터도 출력노드(Out)에 직접 접속되어 있지 않으므로, 제1도에 나타낸 Bi-CMOS인버터회로와 마찬가지로 효과가 얻어진다.

제3도는 제2도에 나타낸 Bi-CMOS인버터회로에 비해, 출력트랜지스터구동회로(DRV)에 있어서, Vcc노드오 제 4npn바이폴라트랜지스터(Q₄)의 콜렉터간에 임피던스소자(Z; 저항 혹은 MOS트랜지스터 등)가 부가접속되고, 베이스에 제 2 기준전위(V_b2; 예컨대 ~2.1V)가 공급되는 제 5npn바이폴라트랜지스텨(Q₅)의 콜렉터·에미터간이 Vcc노드와 상기 트랜지스터(Q₄)의 콜렉터간에 삽입 접속되며, 이 트랜지스터(Q₄)의 콜렉터에 케이트가 접속된 스위칭용의 n채널 MOS트랜지스터(N_s)의 드레인·소오스간이 상기 n채널 MOS트렌지스터(T_n)의 소오스와 상기 트랜지스터(Q₃,Q₂)의 베이스상호접속점간에 삽입접속되고, 상기 스위칭용의 MOS트랜지스터(N_s)의 드레인에 게이트가 접속되어 있는 베이스전하인출용의 n채널 MOS트랜지스터(

)의 드레인·소오스간이 트랜지스터(Q₃,Q₂)의 베이스상호접속점과 Vss전위간에 삽입접속되어 있는 점이 다른 Bi-CMOS형 인버터회로를 도시해 놓은 것으로, 도면에서 그외의 부분은 동일하므로 제2도와 동일한 참조부호를 부여하였다.

이 제3도에 나타낸 Bi-CMOS인버터회로의 동작은 기본적으로 제2도에 나타낸 Bi-CMOS인버터회로와 동일하지만, 다음에 설명할 점이 다르다. 즉, 입력이 “0”레벨이면, MOS트랜지스터(T_p)는 온되는 바, 이 MOS트랜지스터(T_p)의 드레인전류에 의해 풀업측의 트랜지스터(Q₁)가 전류구동되어 출력전위가 풀업되게 된다. 이때, 트랜지스터(Q₄)의 코렉터전위는 임피던스소자(Z)에 의해 Vcc전위로 풀업되어 있으므로, 트랜지스터(Q₅)가 오프되고, 또 출력노드(Out)의 전위로 풀업되어 있으므로 트랜지스터(Q₄)도 오프되게 된다.

지금, 입력이 “0”레벨로부터 “1”레벨로 변화되면, MOS트랜지스터(T_n)는 온되지만, 출력노드(Out)의 전위가 충분히 낮지 않은 중에는 이 MOS트랜지스터(T_n)의 채널폭보다도 스위칭용의 MOS트랜지스터(N_s)의 채널폭을 충분히 크게 하면, 이 스위칭용 MOS트랜지스터(N_s)의 드레인과 소오스는 거의 동일한 저전위로 되고, 상기 베이스전하인출용의 n채널 MOS트랜지스터(

)는 거의 오프된 상태로 된다. 그러면, 상기 MOS트랜지스터(T_n) 및 스위칭용 MOS트랜지스터(N_s)의 드레인전류(I_d)에 이해 트랜지스터(Q₃)가 전류구동되고, 이 트랜지스터(Q₃)에 의해 풀다운측의 트랜지스터(Q₂)가 전류구동되어 출력전위가 풀다운되게 된다. 이 출력전위가 충분히 낮아져 V_b1-V_f정도로 되면, 트랜지스터(Q₄)가 온되어 출력전위를 V_b1-V_f로 클램핑하게 된다. 이때, 임피던스소자(Z)를 통해 전류가 흐르므로 트랜지스터(Q₄)의 콜렉터전위[트랜지스터(Q₅)의 에미터전위)가 V_b2-

[상기 트랜지스터(Q₅)의 임계치전압)=∼1.4V보다도 낮게 되면, 트랜지스터(Q₅)가 온되어 트랜지스터(Q₄)의 콜렉터전류(클래핑전류)가 공급되게 된다. 또, 상기 트랜지스터(Q₄)의 콜렉터전위가 V_b2-

로 저하됨에 따라 스위칭용의 MOS트랜지스터(N_s)의 게이트·소오스간 전압이 임계치전압보다 낮아져 이 스위칭용 MOS트랜지스터(N_s)가 거의 오프상태로 되게 된다.

따라서, 트랜지스터(Q₃)의 콜렉터전위가 저하되어 트랜지스터(Q₃)가 전류구동되지 않게 되고, 풀다운측의 트랜지스터(Q₂)가 전류구동되지 않게 되어 출력전위를 풀다운시키는 전류가 흐르지 않게된다. 동시에, 스위칭용의 MOS트랜지스터(N_s)의 드레인전위는 MOS트랜지스터(T_n)에 의해 Vdd전위로 풀업되고, 이 풀업전위에 의해 베이스전하인출용의 MOS트랜지스터(N′_d)가 온되며, 그에 따라 트랜지스터(Q₂)의 베이스 전하가 빠르게 인출되게 됨으로써 트랜지스터(Q₂)가 빠르게 오프된다. 이 경우, 출력노드(Out)로 흐르는 클램핑전류와 트랜지스터(Q₂)의 풀다운구동전류간에 일시적으로 관통전류가 흐르게 되지만, 상기 임피던스소자(Z)의 임피던스값을 크게 설정해 놓으면, 상기 관통전류는 곧바로 거의 그 흐름이 정지된다. 즉, 트랜지스터(Q_4,Q₅) 및 스위칭용 MOS트랜지스터(Ns)등은 출력전위의 “0”레벨을 검지하고, 동시에 출력레벨을 클램핑하며, 출력트랜지스터구동회로(DRV)에 궤환을 걸어서 구동을 정지시키는 역할을 하는 것이다.

상기한 바와 같은 제3도의 Bi-CMOS인버터회로에 있어서도, 어느 MOS트랜지스터도 출력노드(Out)에 직접 접속되어 있지 않으므로, 제1도에 나타낸 Bi-CMOS인버터회로와 동일한 효과가 얻어지게 된다.

제4a도는 제3도에 나타낸 Bi-CMOS인버터회로를 변형해서 사용하는 3상태출력버퍼회로를 도시해 놓은 것으로, 도면에서 참조부호 D0및

는 상보적인 입력신호이고, CLK는 클럭신호이고, DouT는 출력노드이다. 상기 입력신호(D0)는 CMOS인버어터(41)로 입력되고, 이 인버터(41)의 출력은 2입력의 CMOS NOR회로(42)의 한쪽의 입력으로 된다. 상기 입력신호(

)는 2입력 CMOS NAND회로(43)의 한쪽의 입력으로 된다. 그리고, 클럭신호(CLK)는 상기 NAND회로(43)의 다른쪽의 입력과 더불어 CMOS 인버터(44)로 입력되고, 이 인버터(44)의 출력을 상기 NOR회로(43)의 다른쪽의 입력으로 된다. 참조부호 Q₁∼Q₃는 제3도와 마찬가지의 npn바이폴라 트랜지스터이고, DRV는 출력트랜지스터구동회로이다. 이 출력 트랜지스터구동회로(DRV)에 있어서, Q₄및 Q₅는 제3도와 마찬가지의 npn바이폴라 트랜지스터이고, N₆와 N_d및 N_d′는 제3도와 마찬가지의 n채녈 MOS트랜지스터이며, Z는 제3도와 마찬가지의 임피던스소자이다. 여기서, 트랜지스터(Q₁)의 베이스에 상기 NOR회로(43)의 출력이 공급되고, 베이스전하인출용의 MOS 트랜지스터(N_d)의 게이트에 상기 NAND회로(43)의 출력이 공급되고 있는 점이 상기 제3도와 다른 점이다. 또, 제3도중의 n채널 MOS트랜지스터(T_n) 대신에 p채널 MOS트랜지스터(P_a)가 사용되고, 이 MOS트랜지스터(P_a)의 게이트에 상기 NAND회로(43)의 출력이 공급되고 있다. 더욱이 상기 트랜지스터(Q₃)의 에미터와 Vss전위간에 n채널 MOS트랜지스터(N_z)의 드레인·소오스간이 삽입되고, 이 MOS트랜지스터(N_z)의 게이트에 스위칭용의 MOS트랜지스터(N_s)의 드레인이 접속되며, 제1기준전위(V_b1)와 트랜지스터(Q₄)의 베이스간에 n채널 MOS트랜지스터(N_a)의 드레인·소오스간이 삽입된다. 그리고, 이 MOS트랜지스터(N_a)의 게이트에 상기 클럭신호(CLK)가 공급되고, 상기 트랜지스터(N_a)의 베이스와 Vss전위간에 n채널 MOS트랜지스터(N_b)의 게이트에 상기 인버터(44)의 출력이 공급된다.

그리고 Vcc전위와 상기 트랜지스터(Q₄)의 콜렉터간에 P채널 MOS트랜지스터(P_b)의 드레인·소오스간이 삽입되고, 이 MOS트랜지스터(P_b)의 게이트에는 상기 NAND회로(43)의 출력이 CMOS인버터(45)를 매개로 공급되며, 제2기준전위(V_b2)와 트랜지스터(Q₅)의 베이스간에 p채널 MOS트랜지스터(P_c)의 소오스·드레인간이 삽입된다. 이 MOS트랜지스터(P_c)의 게이트에는 상기 NAND회로(43)의 출력이 공급되고, 상기 트랜지스터(Q₅)의 베이스와 Vss전위간에는 n채널 MOS트랜지스터(N_c)의 게이트에는 상기 NAND회로(43)의 출력이 공급된다. 그리고, 상기 트랜지스터(Q₅)의 베이스와 Vss전위간에는 복수개의 다이오드(Di)의 각각의 애노드·캐소드간이 직렬로 접속되어 있다.

다음으로, 상기 출력버퍼회로의 동작을 설명한다.

클럭신호(CLK)가 “1”레벨, 입력신호(D0)가 “1”, 입력신호(

)가 “0”일 때에는 NOR회로(42)의 출력 및 NAND회로(43)의 출력은 각각 “1”로 되고, 출력전위는 “1”레벨로 풀업된다. 이때, NAND회로(43)의 출력 “1”에 의해 MOS트랜지스터(P_a)가 오프되므로, 풀다운측의 트랜지스터(Q₂)도 오프된다. 또, NAND회로(43)의 출력 “1”에 의해 베어스전하인출용의 MOS트랜지스터(N_d)가 온되어 트랜지스터(Q₂)의 베이스 전하가 인출됨으로써 트랜지스터(Q₂)로 관통전류가 흐르지 않게 된다. 또, 이때 클럭신호 “1”에 의해 MOS 트랜지스터(N_a)가 온되므로, 트랜지스터(Q₄)의 베이스전위는 V_b1(∼1.3V)로 되지만 출력전위가 “1”레벨로 되므로 이 트랜지스터(Q₄)는 오프된다. 또, 이때 NAND회로(43)의 출력 “1”에 의해 MOS트랜지스터(P_c)는 오프되지만 MOS트랜지스터(N_c)는 온되고, 트랜지스터(Q₅)의 베이스전위는 Vss전위로 되며, 인버터(45)의 출력 “0”에 의해 MOS트랜지스터(P_b)가 온되고, 트랜지스터(Q₅)의 에미터전위가 Vcc전위로 되어 있으므로, 이 트랜지스터(Q₅)도 오프된다.

한편, 클럭신호(CLK)가 “1”레벨, 상기와는 반대로 입력신호(D0)가 “0”, 입력신호 (

)가 “1”일 때에는 NOR회로(42)의 출력 및 NAND(43)의 출력은 각각 “0”으로 되어 풀업측의 트랜지스터(Q₁)가 전류구동되지 않게 되고, NOR회로(42)내의 n채널 MOS트랜지스터에 의해서 트랜지스터(Q₁)의 베이스전하가 인출되게 된다. 이때, NAND회로(43)의 출력 “0”에 의해 MOS트랜지스터(P_a)가 온되어 있으므로, 트랜지스터(Q₃)가 전류구동되고, 이 트랜지스터(Q₃)에 의해 풀다운측의 트랜지스터(Q₂)가 전류구동되어 출력전위는 “0”레벨도 풀다운된다. 이 경우, NAND회로(43)의 출력 “0”에 의해, MOS트랜지스터(P_c)가 온되고, 트랜지스터(Q₅)의 베이스전위는 V_b2(∼2.1V)로 된다. 이때, 인버터(45)의 출력 “1”에 의해서 MOS트랜지스터(P_b)가 오프되고, 트랜지스터(Q₄)의 콜렉터전위는 임피던스소자(Z)에 의해 Vcc전위로 풀업되므로, 트랜지스터(Q₅)는 오프되게 된다.

또, 이때 NAND회로(43)의 출력 “0”에 의해 MOS트랜지스터(N₄)는 오프되고, MOS트랜지스터(P_a)는 온되지만, 출력노드(Out)의 전위가 충분히 낮아지지 않은 중에는 이 MOS트랜지스터(P_a)의 채널폭보다도 스위칭용 MOS트랜지스터(N_s)의 채널폭을 충분히 크게하면, 이 스위칭용 MOS트랜지스터(N_s)의 드레인과 소오스는 거의 동일하게 낮은 전위로 되고, MOS트랜지스터(

, N_z)는 거의 오프상태로 된다. 그에 따라 트랜지스터(Q₃)의 에미터측의 MOS트랜지스터의 임피던스는 꽤 높은 상태로 되고, 트랜지스터(Q₃,Q₂)로 이루어진 바이폴라 전류미러회로가 작은 구동전류에 의해 구동되게 된다. 그리고, 출력전위가 충분히 낮아져 V_b1-V_f정도로 되면, 트랜지스터(Q₄)가 온되어 출력전위를V_b1-V_f로 클램핑하게 된다. 이때, 임피던스소자(Z)를 통해서 전류가 흐르므로 트랜지스터(Q_x)의 콜렉터전위[트랜지스터(Q₅)의 에미터전위]가 V_b2-V_f′[상기 트랜지스터(Q₅)의 임계치 전압]=∼1.4V보다도 낮아지게 되면, 트랜지스터(Q₅)가 온되어 트랜지스터(Q₄)의 콜렉터전류(클랙핑전류)가 공급되게 된다.

또, 상기 트랜지스터(Q₄)의 콜렉터전위가 V_b2-

으로 저하됨에 따라 스위칭용의 MOS트랜지스터(N_s)의 게이트·소오스간전압이 임계치전압보다 낮아지게 되어 이 스위칭용 MOS트랜지스터(N_s)는 거의 오프상태로 되고, 이 MOS트랜지스터(N_s)의 드레인은 MOS트랜지스터(P_a)에 의해 Vdd전위로 풀업되며, MOS트랜지스터(

,N_z)는 각각 저임피던스상태로 된다. 따라서, 트랜지스터(Q₃)의 콜렉터전위가 저하되어 트랜지스터(Q₃)는 전류구동되지 않게 되고, 풀다운측의 트랜지스터(Q₂)도 전류구동되지 않게 되어 출력전위를 풀다운시키게 되는 전류는 흐르지 않게 된다. 이 경우, 출력노드(Out)로 흐르는 클램핑전류와 트랜지스터(Q₂)의 풀다운구동전류간에 일시적으로 관통전류가 흐르게 되지만, 상기 임피던스소자(Z)의 임피던스값을 크게 설정해 놓으면, 상기 관통전류는 곧바로 거의 흐름이 정지되게 된다. 즉, 트랜지스터(Q₄,Q₅) 및 스위칭용 MOS트랜지스터(N_s)등은 출력전위의“0”레벨을 검지하고, 동시에 출력레벨을 클램핑하며, 출력트랜지스터구동회로(DRV)에 궤환을 걸어 구동을 정지시키는 역할을 한다.

또, 클럭신호(CLK)가“0”레벨인 경우에는 입력신호(D0,

)가 어떤 레벨이더라도 NOR회로(42)의 출력은“0”레벨, NAND회로(43)의 출력은“1”레벨로 되고, 출력구동용 바이폴라 트랜지스터(Q₁,Q₂)는 각각 오프되며, 트랜지스터(Q₅)의 베이스전위는 Vss전위, 트랜지스터(Q₄)의 콜렉터전위는 -Vcc전위로 되지만, 트랜지스터(Q₄)의 베이스전위는 MOS트랜지스터(N_a)가 오프되어 V_b1전위로부터 단절됨과 더불어 MOS트랜지스터(N_b)가 온되어 Vss전위로 풀다운되는 바, 그에 따라 트랜지스터(Q₄)가 오프되어 출력노드(Out)는 고임피던스상태로 된다.

상기한 제4a도의 3상태출력버퍼회로에 있어서도 상기 제1도에 나타낸 Bi-CMOS인버터회로와 마찬가지로 어떤 MOS트랜지스터도 출력노드(Out)에 직접 접속되어 있지 않으므로, MOS트랜지스터의 게이트·드레인간에 외부전압이 걸리지 않을 뿐만 아니라, 회로기술적으로 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 된다. 따라서, 이 MOS트랜지스터의 게이트산화막을 다른 MOS트랜지스터의 게이트산화막보다 두껍게 하는 등의 특별한 공정을 실행하지 않아도 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 되어, 공정수의 증가라던지 재료사용효울의 저하 및 제조비용의 상승이 초래되지 않게 된다.

또, 상기 3상태출력버퍼회로에 있어서도 제4b도에 나타낸 바와 같이, 트랜지스터(Q₃)의 에미터와 Vss전위간에 MOS트랜지스터(N_z)에 의한 저항성분(R)이 삽입되어 있으므로 트랜지스터(Q₃)의 콜렉터전류(I_d)와 출력전류(I_o)간의 관계식이 상기 Bi-CMOS인버터회로의 경우와는 다르게 된다. 즉, 이 3상태출력버퍼회로에 있어서, 트랜지스터(Q₃)와 트랜지스터(Q₂)의 각 에미터면적을 A₃, A₂로 표시하면, 출력전류(I_o)는

I_o=exp{I_d·R/V_T}·(A₂/A₃)·I_d

로 된다(V_T는 열전압). 따라서, I_d·R＞V_T로 되면, 작은 구동전류(I_d)로 큰 풀다운출력전류(I_o)를 얻을 수 있게 된다.

또, 상기 각 실시예의 논리회로는 입력이 1개인 경우를 나타내었지만, 본 발명은 여기에 한정되지는 않으며 입력이 2개 이상인 논리회로에도 적용할 수 있는 바, 이하 예컨대 2입력의 논리회로에 대해서 제5도 내지 제10도를 참조해서 설명한다.

제5도 및 제6도는 제1도에 나타낸 Bi-CMOS인버터회로에서의 출력트랜지스터구동회로(DRV)의 구성을 대신해서 Vdd전위와 풀업용의 npn바이폴라 트랜지스터(Q₁)의 베이스간에 각각의 소오스·드레인간이 서로 직렬 혹은 병렬로 접속된 복수의 p채널 MOS트랜지스터(T_p1) 및 상기 Vdd전위와 풀다운용의 npn바이폴라 트랜지스터(Q₂)의 베이스간에 각각의 드레인·소오스간이 서로 병렬 또는 직렬로 접속된 복수의 n채널 MOS트랜지스터(T_n)를 갖추고 있는 바, 이들 복수의 p채널 MOS트랜지스터(T_p1) 및 복수의 n채널 MOS트랜지스터(T_p1)는 각 1개씩 쌍을 이루고, 각 쌍의 게이트가 복수의 신호입력노드(I_n1)에 각각 대응되게 접속되어 있는 출력트랜지스터구동회로(DRV)를 사용해서 Bi-CMOS 2입력 NAND회로 및 Bi-CMOS 2입력 NOR회로를 형성시킨 것이다.

즉, 제5도에 나타낸 Bi-CMOS 2입력 NAND회로에 있어서, 참부호 Q₁,Q₂는 각각 풀업, 풀다운용의 npn형 바이폴라 트랜지스터이고, 병렬로 접속되어 있는 T_p1및 T_p2는 상기 트랜지스터(Q₁)의 베이스전류구동용의 p채널 트랜지스터, 직렬로 접속되어 있는 N_u1, N_u2는 상기 트랜지스터(Q₁)의 베이스전하인출용의 n채널 트랜지스터이다. 그리고, 직렬로 접속되어 있는 T_n1, T_n2는 각각 상기 트랜지스터(Q₂)의 베이스전류구동용의 n채널 트랜지스터, N_d는 상기 트랜지스터(Q₂)의 베이스전하인출용의 n채널 MOS트랜지스터이다. 상기 트랜지스터(T_p1, T_p2)의 각 게이트에 대응되게 입력 1(I_n1) 및 입력 2(I_n2)이 공급되고, 상기 트랜지스터(T_m1, T_m2)의 각 게이트에도 대응되게 입력 1(I_n1) 및 입력 2(I_n2)이 공급되며, 상기 트랜지스터(N_u1, N_u2)의 각 게이트에도 대응되게 입력 1(I_n1) 및 입력 2(I_n2)이 공급된다.

상기 제5도에 나타낸 2입력 NAND회로에 있어서, 2입력중 어느것이“1”로 되면, 트랜지스터(T_p1) 또는 트랜지스터(T_p2)가 온되고, 트랜지스터(Q₁)의 베이스전류가 구동되어 출력은“1”로 풀업된다. 그리고, 2입력이 모두“1”이면, 트랜지스터(T_n1, T_n2)가 온되고, 트랜지스터(Q₂)의 베이스전류가 구동되어 출력은“0”으로 풀다운된다. 이때, 트랜지스터(Q₁)를 오프시켜 놓을 필요가 있는데, 2입력이 모두“1”이므로, 상기 트랜지스터(N_u1, N_u2)에 의해 상기 트랜지스터(Q₁)의 베이스전하가 인출되어 트랜지스터(Q₁는 오프되게 된다.

또, 제6도에 나타낸 Bi-CMOS 2입력 NOR회로에 있어서, 참조부호 Q,₁,Q₂는 각각 풀업, 풀다운용의 npn형 바이폴라 트랜지스터이고, 직렬로 접속되어 있는 T_p1, T_p2는 상기 트랜지스터(Q₁)의 베이스전류구동용의 p채널 트랜지스터이며, 병렬로 접속되어 있는 N_u1, N_u2는 상기 트랜지스터(Q₁)의 베이스전하인출용의 n채널 트랜지스터이다. 또, 병렬로 접속되어 있는 T_n1및 T_n2는 각각 상기 트랜지스터(Q₂)의 베이스전류구동용의 n채널 트랜지스터이고, N_d는 상기 트랜지스터(Q₂)의 베이스전하인출용의 n채널 MOS트랜지스터이다. 상기 트랜지스터(T_p1, T_p2)의 각 게이트와 상기 트랜지스터(T_n1, T_n2)의 각 게이트 및 상기 트랜지스터(N_u1, N_u2)의 각 게이트에는 각각 대응되게 입력 1(I_n1) 및 입력 2(I_n2)이 공급된다.

상기 제6도에 나타낸 2입력 NOR회로에 있어서, 2입력이 모두“0”일 때면, 트랜지스터(T_p1, T_p2)가 온되고, 트랜지스터(Q,₁)의 베이스전류가 구동되어 출력은“1”로 풀업된다. 2입력중 어느 하나가“1”로 되면, 트랜지스터(T_n1) 또는 트랜지스터(T_n2)가 온되고, 트랜지스터(Q₂)가 베이스전류가 구동되어 출력은“0”으로 풀다운된다. 이때, 트랜지스터(Q₁)를 오프시켜 놓을 필요가 있는데, 2입력중의 어느 하나가“1”일 때에는 상기 트랜지스터(N_u1) 또는 트랜지스터(N_u2)에 의해 상기 트랜지스터(Q₁)의 베이스전하가 인출됨으로써 트랜지스터(Q₁)는 오프되게 된다.

제7도 및 제8도에 나타낸 Bi-CMOS인버터회로에 있어서의 출력트랜지스터구동회로(DRV)의 구성을 대신해서, Vdd전위와 풀업용의 npn바이폴라 트랜지스터(Q₁)의 베이스간에 각각의 드레인·소오스간이 서로 직렬 또는 병렬로 접속된 복수의 p채널 MOS트랜지스터(T_p1) 및 상기 Vdd전위와 풀다운용의 npn바이폴라 트랜지스터(Q₂)의 베이스간에 각각의 드레인·소오스간이 서로 병렬 또는 직렬로 접속된 복수의 n채널 MOS트랜지스터(T_n1)를 갖추고 있고, 이들 복수의 n채널 MOS트랜지스터(T_p1) 및 복수의 MOS트랜지스터(T_n1)는 각 1개씩 쌍을 이루고, 각 쌍의 게이트가 복수의 신호입력노드(I_n1)에 각각 대응되게 접속되어 있는 출력트랜지스터구동회로(DRV)를 사용해서, Bi-CMOS 2입력 NAND회로 및 Bi-CMOS 2입력 NOR회로를 각각 형성시킨 것이다.

또, 제7도 및 제8도에 있어서, 참조부호 Q₁~Q₄는 npn바이폴라 트랜지스터이고, T_p1및 T_p2는 p채널 트랜지스터이며, T_n1, T_N2, N_u1, N_u2, N_d는 n채널 트랜지스터, I_n1및 I_n2는 입력노드, Out는 출력노드이다.

제9도 및 제10도는 제3도에 나타낸 Bi-CMOS인버터회로에서의 출력트랜지스터구동회로(DRV)의 구성을 대신해서, Vdd전위와 풀업용의 npn바이폴라 트랜지스터(Q₁)의 베이스간에 소오스·드레인간이 서로 직렬 혹은 병렬로 접속된 복수의 p채널 트랜지스터(T_p1) 및 상기 Vdd전위와 상기 스위칭용의 n채널 MOS트랜지스터(N_s)의 드레인간의 각각의 드레인 드레인·소오스간이 서로 병렬 또는 직렬로 접속된 복수의 n채널 MOS트랜지스터(T_n1)를 갖추고 있고, 이들 복수의 p채널 트랜지스터(T_p1) 및 복수의 n채널 MOS트랜지스터(T_n1)는 각 1개씩 쌍을 이루며, 각 쌍의 게이트는 복수의 신호입력노드(I_n1)에 각각 대응되게 접속되어 있는 출력트랜지스터구동회로(DRV)를 사용해서 Bi-CMOS 2입력 NAND회로 및 Bi-CMOS 2입력 NOR회로를 형성시킨 것이다. 또, 제9도 및 제10도에 있어서, 참조부호 Q₁~Q₅는 npn형 바이폴라 트랜지스터이고, T_p1및 T_p2는 p채널 트랜지스터이며, T_n1,T_N2,N_u1,N_u2,N_d,N′_d은 n채널 트랜지스터이다. 또, I_n1및 I_n2는 입력노드이고, Out은 출력노드이다.

[발명의 효과]

상술한 바와 같이 본 발명의 반도체논리회로에 의하면, 전원전압강하회로를 내장한 Bi-CMOS반도체집적회로의 출력계회로로 이용하는 경우, 출력트랜지스터구동회로의 MOS트랜지스터가 출력노드에 직접 접속되어 있지 않으므로 MOS트랜지스터의 게이트·드레인간에 높은 외부전원전압이 걸리지 않게 되고, 회로기술적으로 MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 된다. 따라서, 이 MOS트랜지스터의 게이트산화막을 다른 MOS 트랜지스터의 게이트산화막 보다도 두껍게 하는 등의 특별한 공정을 실행하지 않고도, MOS트랜지스터의 게이트산화막의 신뢰성을 확보할 수 있게 되며, 그에 따라 공정수의 증가라던지 재료사용효울의 저하 및 제조비용의 상승이 초래되지 않으므로 Bi-CMOS반도체집적회로에서 본 발명의 반도체논리회로는 각종의 Bi-CMOS논리회로로 사용하기에 적합하다.

Claims

제1전원노드(Vcc)와 출력노드(Out)간에 콜렉터·에미터간에 접속된 제1npn바이폴라 트랜지스터(Q₁) 및, 상기 출력노드(Out)와 제2전원노드(Vss)간에 콜렉터·에미터간이 접속된 제2npn바이폴라 트랜지스터(Q₂)로 이루어진 바이폴라 토템폴버퍼와; 상기 제2npn바이폴라 트랜지스터(Q₂)의 베이스에 콜렉터 및 베이스가 접속되고, 에미터가 상기 제2전원노드(Vss)에 접속된 제3npn바이폴라 트랜지스터(Q₃)와; 상기 제1전원노드(Vcc)와 동전위 또는 그 보다 저전위인 제3전원노드(Vdd)와 상기 제2npn바이폴라 트랜지스터(Q₂)의 베이스간에 드레인·소오스간에 접속되고, 게이트가 신호입력노드에 접속된 MOS트랜지스터(T_n)로 이루어진 출력트랜지스터구동회로(DRV)를 구비하여 구성된 것을 특징으로 하는 반도체논리회로.
제1항에 있어서, 상기 제2npn바이폴라 트랜지스터(Q₂)가 쇼트키장벽형 npn바이폴라 트랜지스터인 것을 특징으로 하는 반도체논리회로.
제1항에 있어서, 상기 제1전원노드(Vcc)와 출력노드(Out)간에 에미터·콜렉터간이 접속되고 베이스에 제1기준전위(V_b1)가 공급되는 제4npn바이폴라 트랜지스터(Q₄)를 추가로 구비하여 구성된 것을 특징으로 하는 반도체논리회로.
제3항에 있어서, 상기 제4npn바이폴라 트랜지스터(Q₄)의 콜렉터와 상기 제1전원노드(Vcc)간에 삽입된 임피던스소자(Z)와, 상기 출력트랜지스터구동회로(DRV)의 MOS트랜지스터(T_n)와 상기 제2npn바이폴라 트랜지스터(Q₂)의 베이스간에 드레인·소오스간이 접속된 제1n채널 MOS트랜지스터(N_s), 상기 제1전원노드(Vcc)와 상기 제1n채널 MOS트랜지스터(N_s)의 게이트간에 콜렉터·에미터간이 접속되고, 베이스에 제2기준전위(V_b2)가 공급되는 제5npn바이폴라 트랜지스터(Q₅)를 추가로 구비하여 구성된 것을 특징으로 하는 반도체논리회로.