KR920006980A - 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 - Google Patents
메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 Download PDFInfo
- Publication number
- KR920006980A KR920006980A KR1019910016651A KR910016651A KR920006980A KR 920006980 A KR920006980 A KR 920006980A KR 1019910016651 A KR1019910016651 A KR 1019910016651A KR 910016651 A KR910016651 A KR 910016651A KR 920006980 A KR920006980 A KR 920006980A
- Authority
- KR
- South Korea
- Prior art keywords
- row line
- node
- line
- row
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따라 구성된 메모리의 블럭 회로도
제2도는 제1도에 도시된 메모리 내의 행 라인과 그의 래치형 (latched repeater)를 함께 개략적으로 나타낸 회로도.
Claims (20)
- 반도체 메모리 내부에 있는 메모리 셀들의 한 행의 선택을 제어하는 행 라인 리피터로서, 래치 마디에 접속되는 입력을 구비함과 아울러 상기의 입력에 응답하여 출력행 라인을 구동하는 출력을 구비한 래치와; 상기한 래치마디와 기준 전압 마디 사이에 직렬로 결합된 도전 통로를 구비하며 또한 입력 행 라인에 결합된 제어 단자를 구비하고, 기준 전압을 수신하는 기준 전압 마디의 전압 레벨은 상기한 래치의 입력에 인가될 때 상기한 래치에 의해 상기한 출력 행 라인을 관련 메모리 셀의 선택을 동작 구동시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 선택 트랜지스터와; 바이어스 전압 마디와 상기한 래치 마디 사이에 접속된 도전 통로를 구비함과 아울러 리세트 신호를 수신하기 위한 제어 단자를 구비하여 상기한 리세트 신호가 제1논리 레벨로 되는 것에 응답하여 도통되며, 상기한 바이어스 전압을 수신하는 바이어스 전압 마디의 전압 레벨은 상기한 래치의 입력에 인가될 때 상기한 래치에 의해 상기한 출력 행 라인을 관련 메모리 셀의 선택을 불능시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 비선택 트랜지스터로 구성됨을 특징으로 하는 행 라인 리피터.
- 제1항에 있어서, 상기한 리피터는 상기한 래치 마디와 상기한 기준 전압 사이에서 상기한 선택 트랜지스터의 도전 통로와 직렬로 접속되는 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합되는 제어 단자를 구비하여 상기한 리세트 신호가 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
- 제2항에 있어서, 상기한 비선택 및 방전 트랜지스터는 서로 상반되는 도전형으로 된 것을 특징으로 하는 행 라인 리피터.
- 제1항에 있어서, 상기한 기준 전압 마디는 상기한 리세트 신호의 논리 보수 상태로 구동된 신호 라인에 접속되며, 상기한 리세트 신호의 제2논리 레벨의 논리 보수 상태가 상기한 기준 전압의 레벨인 것을 특징으로 하는 행 라인 리피터.
- 제4항에 있어서, 상기한 리세트 신호는 열 디코더에 의해 발생되는 것을 특징으로 하는 행 라인 리피터.
- 제1항에 있어서, 상기한 선택 및 비선택 트랜지스터는 MOS트랜지스터인 것을 특징으로 하는 행 라인 리피퍼.
- 제1항에 있어서, 상기한 래치는 제1및 제2교차 결합형 인버터로 구성되어, 상기한 제2인버터의 출력은 이 래치의 입력에 결합되어 있는 한편, 상기한 제2인버터는 상기한 트랜지스터에 비하여 약간 구동 능력을 가지는 것을 특징으로 하는 행 라인 리피터.
- 제7항에 있어서, 상기 리피터는 상기한 래치 마디와 상기한 기준 전압 사이에서 상기한 선택 트랜지스터의 도전 통로와 직렬로 접속되는 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합되는 제어 단자를 구비하여 상기한 리세트 신호가 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
- 반도체 메모리 내부에 있는 메모리 셀들의 제1및 제2행의 선택을 제어하는 행 라인 리피터로서, 제1마디와 방전마디 사이에 접속되는 도전 통로를 구비함과 아울러 제1입력 행 라인에 결합되는 제어 단자를 구비한 제1트랜지스터와; 상기한 제1마디에 접속되는 입력을 구비함과 아울러 제1출력 행 라인을 구동하는 출력을 구비한 제1래치와; 바이어스 전압과 상기한 제1마디 사이에 접속되는 도전 통로를 구비하며, 리세트 신호를 수신하기 위한 제어 단자를 구비하고, 상기한 리세트 신호의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은, 상기한 제 1래치의 입력에 인가될 때 상기한 제1출력 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제1의 비선택 트랜지스터와; 제1마디와 방전 마디 사이에 접속되는 도전 통로를 구비함과 아울러 제2입력 행 라인에 결합되는 제어 단자를 구비하는 제2트랜지스터와; 상기한 제2마디에 접속되는 입력을 구비함과 아울러 제2출력 행 라인을 구동하는 출력을 구비한 제2래치와; 바이어스 전압과 상기한 제2마디 사이에 접속되는 도전 통로를 구비하며, 리세트 신호를 수신하기 위한 제어 단자를 구비하고, 상기한 리세트 신호의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은, 상기한 제2래치의 입력에 인가될 때 상기한 제2출력 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제2의 비선택 트랜지스터와; 상기한 방전 마디를 기준 전압에 접속시키며, 상기한 기준 전압의 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1출력 행 라인이 그 관련 메모리 셀의 선택을 동작 구동시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 접속 수단으로 구성됨을 특징을 하는 행 라인 리피터.
- 제9항에 있어서, 상기한 접속 수단은 상기한 방전 마디와 상기한 기준 전압사이에 접속된 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합된 제어단자를 구비한 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
- 행렬로 배열되어 제1및 제2서브-어레이로 그룹화된 복수의 메모리 셀과; 행 어드레스의 값에 따라 하나의 행 라인에 전압을 공급하여 메모리 셀의 한 행을 선택하기 위한 행 디코더와; 각각 그의 입력에서 상기한 행 디코더로부터 하나의 행 라인을 수취하여, 그의 출력에서 상기한 제1서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제1국부 행 라인을 제공하는 복수의 제1행 라인 리피터들과; 각각 그의 입력에서 제1국부 행 라인을 수취하여, 그의 출력에서 상기한 제2서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제2국부 행 라인을 제공하는 복수의 제2행 라인 리피터들과; 열 어드레스 값의 일부분에 의해 하나의 서브-어레이를 선택하며, 상기한 복수의 제1행 라인 리피터에 접속되는 제1리세트 라인과 상기한 복수의 제2행 라인 리피터에 접속되는 제2리세트 라인을 구비하되 상기 제1및 제2리세트 라인은 각각 제1및 제2서브-어레이가 선택되지 않는 것을 제1논리 상태로서 표시하도록 되어 있는 열 디코더로 구성되고; 상기의 제1리세트 라인이 그의 제1논리 레벨로 되는 것에 응답하여, 행디코더에 의해 선택된 행과 관련된 제1행 라인 리피터는 그의 입력에 있는 관련 행 라인으로부터 그의 출력에 있는 제1국부 행 라인을 격리시킴과 동시에 그의 출력에 있는 제1국부 행 라인의 전압 공급을 중지하도록 된 것을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 제2국부 행 라인이 선택 행에 대하여 전압 공급을 받은 이후에 상기한 열 디코더가 상기한 제1리세트 라인을 제1논리 상태로 구동하도록 된 것을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 상기한 각각의 행 라인 리피터는, 제1마디에 접속되는 입력을 구비함과 아울러 상기한 입력에 응답하여 제1국부 행 라인을 구동하는 출력을 구비하는 제1래치와; 상기한 제1마디와 제1기준 전압 마디사이에 직렬로 결합된 도전 통로를 구비하며 또한 하나의 행 라인에 결합된 제어 단자를 구비하고, 기준 전압을 수신하는 기준 전압 마디의 전압 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1래치에 의해 상기한 제1출력 행 라인을 관련 메모리 셀의 선택을 동작 구동시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 제1선택 트랜지스터와; 제1바이어스 전압과 상기한 제1마디 사이에 접속되는 도전 통로를 구비하며, 상기한 제1리세트 라인에 결합되는 제어단자를 구비하고, 상기한 제1리세트 신호의 상기한 제1논리 레벨에 응답하여 도통되며, 바이어스 전압을 수신하기 위한 상기한 제1바이어스 전압 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1래치에 의해 상기한 제1국부 행 라인을 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 제1비선택 트랜지스터로 구성되며; 상기한 각각의 제2행 라인 리피터는 제2마디에 접속되는 입력을 구비함과 아울러 상기한 입력에 응답하여 제2국부 행 라인을 구동하는 출력을 구비한 제2래치와; 상기한 제2마디와 제2기준 전압 마디 사이에 직렬로 결합된 도전 통로를 구비하며 또한 상기의 제1국부 행 라인에 결합된 제어 단자를 구비하고, 상기한 제2기준 전압 마디는 상기한 기준 전압을 수신하도록 되어 있는 제2선택 트랜지스터와; 제2바이어스 전압과 상기한 제2마디 사이에 접속되는 도전 통로를 구비하며, 상기한 제2리세트 라인에 결합되는 제어단자를 구비하고, 상기한 제2리세트 신호의 상기한 제1논리 레벨에 응답하여 도통되며, 상기한 제2바이어스 전압 마디는 상기한 바이어스 전압을 수신하도록 되어 있는 제2비선택 트랜지스터로 구성됨을 특징으로 하는 반도체메모리.
- 제13항에 있어서, 상기한 제1및 제 2행 라인 리피터의 각각은 그의 관련된 선택 트랜지스터의 도전 통로에 직렬로 접속된 도전 통로를 구비함과 아울러 그와 관련된 리세트 신호에 결합된 제어 단자를 구비하며, 그의 관련된 리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 반도체 메모리.
- 제13항에 있어서, 상기한 제1및 제2기준 전압 마디는 각각 상기한 제1및 제2리세트 신호의 논리 보수상태로 구동된 신호 라인에 접속되어 있으며, 상기한 각각의 제1및 제2리세트 신호의 제2논리 레벨의 논리 보수 상태가 상기한 기준 전압의 레벨인 것을 특징으로 하는 반도체 메모리.
- 제13항에 있어서, 복수의 제1행 라인 리피터내의 제1선택 트랜지스터들은 각각 그의 관련된 제1마디와 제1방전 마디 사이에 접속된 도전통로를 구비하며; 복수의 제2행 라인 리피터내의 제2선택 트랜지스터들은 각각 그의 관련된 제2마디와 제2방전 마디 사이에 접속된 도전 통로를 구비하는 한편; 상기한 제1방전 마디와 상기한 제1기준 전압 마디 사이에 직렬로 접속된 도전 통로를 구비함과 아울러 상기한 제1레세트 라인에 결합된 제어단자를 구비하며 상기한 제1리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 제1방전 트랜지스터와; 상기한 제2방전마디와 상기한 제1기준 전압 마디 사이에 직렬로 접속된 도전 통로를 구비함과 아울러 상기한 제1리세트 라인에 결합된 제어 단자를 구비하며 상기한 제1리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 제2방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 상기한 메모리 셀들은 제1, 제2, 제3 및 제4서브-어레이로 그룹화되어 있으며, 전술한 구성 요소와 더불어, 각각 그의 입력에서 제2국부 행 라인을 수취하여, 그의 출력에서 상기한 제3서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제3국부 행 라인을 제공하는 복수의 제3행 라인 리피터들과; 각각 그의 입력에서 제3국부 행 라인을 수취하여, 그의 출력에서 상기한 제4서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 복수의 제4국부 행 라인 리피터들을 부가적으로 포함하며; 상기한 열 디코더는 상기한 복수의 제3행 라인 리피터에 접속되는 제3리세트 라인과 상기한 복수의 제4행 라인 리피터에 접속되는 제4리세트 라인을 구비하되 상기한 제3 및 제4서브-어레이가 선택되지 않는 것을 제1논리 상태로서 표시하도록 된 것을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 제2리세트 라인이 제1논리 레벨로 되는 것에 응답하여, 행 디코더에 의해 선택된 행과 관련된 제2행 라인 리피터가 그의 입력에 있는 제1국부 행 라인으로부터 그의 출력에 있는 제2국부 행 라인을 격리시킴과 동시에 그의 출력에 있는 제2국부 행 라인의 전압 공급을 중지하도록 된 것을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 상기한 메모리 등속도 호출 셀인 것을 특징으로 하는 반도체 메모리.
- 제11항에 있어서, 선택 행내의 메모리 셀들은 각각 그의 국부 행 라인에 전압 공급이 이루어지는 것에 응답하여 비트 라인에 접속되는 한편, 비트 라인상의 데이터 상태를 감지 및 래치시키는 감지 증폭기가 부가적으로 포함되며, 상기한 감지 증폭기가 비트 라인상의 데이타 상태를 래치하는 것에 응답하여, 선택 어레이와 관련된 리세트 라인이 그의 제1논리 레벨로 구동되는 것을 특징으로 하는 반도체 메모리.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/588,577 | 1990-09-26 | ||
US07/588,577 US5128897A (en) | 1990-09-26 | 1990-09-26 | Semiconductor memory having improved latched repeaters for memory row line selection |
Publications (1)
Publication Number | Publication Date |
---|---|
KR920006980A true KR920006980A (ko) | 1992-04-28 |
Family
ID=24354424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910016651A KR920006980A (ko) | 1990-09-26 | 1991-09-25 | 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5128897A (ko) |
EP (1) | EP0478252B1 (ko) |
JP (1) | JPH05266668A (ko) |
KR (1) | KR920006980A (ko) |
DE (1) | DE69129215T2 (ko) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
US5258952A (en) * | 1990-12-14 | 1993-11-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with separate time-out control for read and write operations |
US5295255A (en) * | 1991-02-22 | 1994-03-15 | Electronic Professional Services, Inc. | Method and apparatus for programming a solid state processor with overleaved array memory modules |
US5566127A (en) * | 1992-01-15 | 1996-10-15 | Motorola, Inc. | Method for building a compiled static RAM |
TW294861B (ko) * | 1992-02-21 | 1997-01-01 | Siemens Ag | |
JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
JP2739809B2 (ja) * | 1993-07-30 | 1998-04-15 | 日本電気株式会社 | 半導体集積回路 |
US5623450A (en) * | 1995-09-08 | 1997-04-22 | International Business Machines Corporation | Conditional recharge for dynamic logic |
US5737767A (en) * | 1995-11-08 | 1998-04-07 | Advanced Micro Devices, Inc. | System for reconfiguring the width of an x-y RAM |
US5784330A (en) * | 1996-12-02 | 1998-07-21 | International Business Machines Corporation | Evenly distributed RC delay word line decoding and mapping |
US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
US5835441A (en) | 1997-08-21 | 1998-11-10 | Micron Technology, Inc. | Column select latch for SDRAM |
US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
KR100548565B1 (ko) * | 2003-07-14 | 2006-02-02 | 주식회사 하이닉스반도체 | 어드레스 신호 및 컨트롤 신호용 리피터를 갖춘 메모리 장치 |
US20050171468A1 (en) * | 2004-02-04 | 2005-08-04 | Wood Scott D. | Gastric aspirate intestinal feeding tube |
US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
KR100613448B1 (ko) * | 2004-10-07 | 2006-08-21 | 주식회사 하이닉스반도체 | 데이터 가속회로 및 이를 이용한 데이터 전송회로 |
US8595459B2 (en) * | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
US7881126B2 (en) * | 2007-05-31 | 2011-02-01 | Marvell World Trade Ltd. | Memory structure with word line buffers |
US7791976B2 (en) * | 2008-04-24 | 2010-09-07 | Qualcomm Incorporated | Systems and methods for dynamic power savings in electronic memory operation |
US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
US8526256B2 (en) | 2011-09-16 | 2013-09-03 | International Business Machines Corporation | Single-ended sense amplifier with read-assist |
US11100966B2 (en) | 2020-01-09 | 2021-08-24 | Winbond Electronics Corp. | Array edge repeater in memory device |
KR102324988B1 (ko) * | 2020-02-05 | 2021-11-11 | 윈본드 일렉트로닉스 코포레이션 | 메모리 장치의 어레이 에지 리피터 |
WO2023091093A1 (en) * | 2021-11-19 | 2023-05-25 | Brillnics Singapore Pte. Ltd. | Memory array including repeater buffer |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3428951A (en) * | 1963-02-28 | 1969-02-18 | Ampex | Memory addressing apparatus |
JPS56101687A (en) * | 1979-12-27 | 1981-08-14 | Fujitsu Ltd | Semiconductor memory circuit |
JPS5894187A (ja) * | 1981-11-28 | 1983-06-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS5928294A (ja) * | 1982-08-06 | 1984-02-14 | Toshiba Corp | 半導体記憶装置 |
US4695981A (en) * | 1984-12-04 | 1987-09-22 | Hewlett-Packard Company | Integrated circuit memory cell array using a segmented word line |
US5008856A (en) * | 1987-06-29 | 1991-04-16 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
-
1990
- 1990-09-26 US US07/588,577 patent/US5128897A/en not_active Expired - Lifetime
-
1991
- 1991-09-23 EP EP91308633A patent/EP0478252B1/en not_active Expired - Lifetime
- 1991-09-23 DE DE69129215T patent/DE69129215T2/de not_active Expired - Fee Related
- 1991-09-25 KR KR1019910016651A patent/KR920006980A/ko not_active Application Discontinuation
- 1991-09-25 JP JP24544691A patent/JPH05266668A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE69129215D1 (de) | 1998-05-14 |
EP0478252A2 (en) | 1992-04-01 |
JPH05266668A (ja) | 1993-10-15 |
EP0478252A3 (en) | 1993-06-09 |
DE69129215T2 (de) | 1998-08-27 |
US5128897A (en) | 1992-07-07 |
EP0478252B1 (en) | 1998-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920006980A (ko) | 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 | |
KR920006982A (ko) | 전력-온 리세트 제어 방식의 래치형 행 라인 리피터를 구비한 반도체 메모리 | |
KR920006978A (ko) | 순차 래치형 행 라인 리피터를 가진 반도체 메모리 | |
US3949383A (en) | D. C. Stable semiconductor memory cell | |
KR100241079B1 (ko) | 병렬 데이터 초기화기능을 가진 멀티포트 메모리셀및 메모리 | |
KR960002350A (ko) | 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치 | |
KR920013449A (ko) | 개선된 기록 구동기를 가지는 판독/기록 메모리 | |
KR920006979A (ko) | 메모리 행 라인 선택을 위한 래치형 리피터를 구비한 반도체 메모리 | |
KR920013456A (ko) | 반도체 기억장치 | |
KR910005314A (ko) | 반도체 기억장치 | |
KR930006725A (ko) | 반도체 기억장치 | |
KR900000904A (ko) | 반도체기억장치와 이것을 이용한 데이터패스(data path) | |
KR870000708A (ko) | 동작검사를 행하는 반도체 메모리 장치 | |
US5629943A (en) | Integrated circuit memory with double bitline low special test mode control from output enable | |
KR950009742A (ko) | 다수의 메모리 셀을 가진 메모리를 구비한 전자 회로 | |
KR870009395A (ko) | 불휘발성 메모리 회로 | |
KR890005748A (ko) | 더미셀어레이를 구비한 반도체기억장치 | |
US5255229A (en) | Dynamic random access memory including stress test circuitry | |
EP0448118A2 (en) | Differential cell-type EPROM incorporating stress test circuit | |
KR880011812A (ko) | 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로 | |
KR950015366A (ko) | 단일 워드 라인 구동 신호를 요구하는 워드 라인 구동기를 갖는 반도체 메모리 디바이스 | |
KR920013440A (ko) | 열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리 | |
KR940007888A (ko) | 반도체 기억장치 | |
US6903976B2 (en) | Semiconductor memory device reduced in power consumption during burn-in test | |
US4896299A (en) | Static semiconductor memory device having function of resetting stored data |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |