KR880011812A - 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로 - Google Patents

Abstract

내용없음

Description

반도체 기억장치내로 데이터를 병력 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명을 실시하기 위해 사용되는 하나의 예시적인 블록다이어그램

제3도는 본 발명의 실시예에서 사용하기 위한 예시적인 스위치 오버장치의 간략한 부분 회로도

제4도는 본 발명에 따른 회로의 더욱 개선된 실시예를 보이는 예시적인 블록다이어그램

Claims (13)

1. 테스트패턴을 형성하는 데이터를 반도체 기억장치내로 병렬 입력시키기 위한 방법에 있어서, a)모든 내부 평가 회로를 비작동으로 스위칭시키고 : b)모든 내부 비트라인을 예비충전레벨로 충전시키고 : c)외부공동 비트라인의 제1의 절반부를 제1의 논리레벨로 충전시키고, 외부 공동 비트라인의 제2의 절반부를 제1논리레벨과 상보적인 제2의 논리레벨로 충전시켜서 적어도 어느 하나의 논리레벨이 입력되어질 데이터 항목에 해당되게 하고 : d)적어도 2개의 내부평가회로 각각 및 필요하다면 모든 내부 평가회로에 할당된 전달 트랜지스터의 각 쌍을 도통상태로 스위칭시키고, 이에 의해 외부 공동 비트라인에서 발생되는 논리레벨이 도통된 전달 트랜지스터 쌍에 연결된 내부 비트라인으로 공급되게 하고 : e)소망의 데이터항목을 연관된 전달 트랜지스터 쌍이 전기적 도통상태로 스위칭된 내부 비트라닝과 구동 워드라인에 연결된 기억셀 내부로 입력되도록 적어도 하나의 워드라인을 구동하고 : f)상기 단계(e)가 수행된 후에, 외부 공동 비트라인과 2개의 논리레벨간에 선택적인 할당에 따라 기입될 수 있는 반도체 기억장치의 모든 기억셀 블록내로 데이터가 입력될때까지 예전에 구동되지 않았던 적어도 하나의 워드라인을 구동하고 : 그리고 g)단계(b) 내지 (f)를 반복하고, 단계(f)의 완수후에도 소망의 테스트패턴이 모든 기억셀로 기입되지 않았을 때 외부 공동 비트라인과 2개의 논리레벨사이에서 원래 선택된 지정레벨을 교환시키는 단계로 이루어진 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 방법.
2. 제1항에 있어서, 상기단계(d)에 따라 데이터항목을 기억셀내부로 입력시키는 것은 그 연관된 전달 트랜지스터 쌍이 전기적 도통상태로 스위칭된 적어도 그 내부평가회로를 도통상태로 스위칭함에 의해 가속되고, 단계(g)에서 기술한 과정을 반복시작하지만 매번 단계(a)로부터 시작되게 하는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬입력시키기 위한 방법.
3. 제1항 또는 2항에 있어서, 상기 방법이 첫 번째로 실행된 때 논리'O"이 제1의 논리레벨로서 선택되어지는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬로 입력시키기 위한 방법.
4. 제1항 또는 2항에 있어서, 상기 방법이 첫 번째로 실행될 때 논리 '1'이 제1의 논리레벨로서 선택되어지는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 방법.
5. 전기항중 어느 한 항에 있어서, 상기 반도체 기억장치는 다수의 상호 동일한 기억셀 블록으로 이루어지고, 그 방법이 상기 모든 기억셀 블록으로 동시에 그리고 병렬로 적용되기 한 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 방법.
6. 도면을 참고하여 설명한 바와 같은 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 방법.
7. 전기 청구항에서 기술된 방법을 실행하기 위한 회로에 있어서, 매트릭스 형태로 배열된 적어도 하나의 2^N+M기억셀블록을 포함하는 반도체 기억장치와 : 워드라인과 내부 비트라인을 통해 기억셀을 어드레스 하기 위한 수단과 : 내부 비트라인 각각이 2개의 절반으로 분할되도록 각 내부 비트라인에 할당된 각각의 내부 평가회로와 : 각 내부 평가회로를 모든 전달 트랜지스터 쌍과 공통 연결된 외부 공동 비트라인으로 연결시켜주는 전달 트랜지스터 쌍과 : 반도체 기억장치로부터 독출된 데이터를 증폭 및 전송하고, 데이터 입력회로로부터 입력되어질 데이터를 수신하고 이 데이터가 논리레벨형태로 반도체 기억장치내로 입력될 때 데이터를 외부 공동 비트라인으로 전송시키기 위해 각 외부 공동 비트라인에 연결된 외부 평가회로와 : 그리고 워드라인을 작동시키기 위한 워드라인 디코더 및 내부 비트라인을 작동시키기 위한 비트라인 디코더를 포함하고, 데이터 입력회로를 2개의 논리레벨중에 어느 하나의 값으로 지정된 전위로 연결시켜주기 위한 각각의 스위칭 트랜지스터와 : 제어신호입력을 구비한 제어회로와 : 병렬 입력이 발생될 것인가와 어떤 테스트 패턴이 사용될 것인가에 대한 정보를 포함하는 제어신호를 제공하는 수단과 : 제어회로가 스위칭 트랜지스터를 구동하는 제1의 출력신호를 발생하게 하는 수단과 : 제어회로가 데이터 입력회로로 공급되어질 제2의 출력신호를 발생하게 하고, 또 데이터 입력회로내에서 스위칭 트랜지스터를 통해 연결된 전위의 어떤 것이 제1의 논리레벨로서 외부 평가회로를 거쳐 외부 공동 비트라인의 제1의 절반부로 인가될 것인가와 스위칭 트랜지스터를 통해 연결된 전위의 어떤 것이 제2의 논리레벨로서 외부 평가회로를 거쳐 외부 공동 비트라인의 제2의 절반부로 인가될 것인가를 제어하게 만드는 수단과 : 그리고 제어회로의 제3의 신호출력단을 통해 일부 또는 전부의 전달 트랜지스터쌍을 병렬로 작동시키도록 설치된 스위치 오버장치를 구비한 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.
8. 제7항에 있어서, 상기 제어회로는 제어신호를 분석하는 디코더부를 포함하는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.
9. 제7항 또는 8항에 있어서, 상기 제어회로는 PLA 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치내로 데이터를 병렬 입력시키기 위한 회로.
10. 제7항 또는 8항에 있어서, 상기 제어회로는 불휘발성 기억장치로 구성되는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.
11. 제7항 내지 10항중 어느 한 항에 있어서, 상기 스위치 오버장치는 각 내부비트라인에 대해 2개의 상보적인 트랜지스터로 구성된 또 하나의 전달 트랜지스터쌍을 포함하고, 각 또 하나의 전달 트랜지스터쌍에 있어서 제1트랜지스터의 소오스와 트랜인단자는 내부비트라인의 전달 트랜지스터쌍에서의 게이트단자와 각각의 내부비트라인에 할당된 비트라인 디코더의 출력단 사이에 배치되며, 다른 하나의 트랜지스터는 회로의 공급전위와 전달 트랜지스터 쌍의 게이트 단자 사이에 배치되고, 상기 또 하나의 전달 트랜지스터쌍의 2개 트랜지스터의 게이트가 제어회로의 제3신호출력에 연결되어 있는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.
12. 제7항 내지 10항중 어느 한항에 있어서, 상기 스위치 오버장치는 내부 비트라인 각각에 대해 2개의 상보형 트랜지스터로 구성된 또 하나의 전달 트랜지스터쌍을 포함하고, 그 각 전달 트랜지스터쌍에 있어 제1트랜지스터의 소오스와 드레인단자는 내부 비트라인의 전달 트랜지스터쌍의 게이트단자와 각각의 내부 비트라인에 지정된 비트라인 디코더의 출력단 사이에 배치되고, 다른 하나의 트랜지스터는 회로의 공급전위와 전달 트랜지스터쌍의 게이트 단자 사이에 배치되며, 상기 모든 또 하나의 전달 트랜지스터쌍의 트랜지스터들의 게이트가 그룹으로 상기 제어회로의 제3신호출력단에 연결되어 있는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.
13. 제7항 내지 12항중 어느 한항에 있어서, 그 입력이 제어회로의 제4의 신호출력단에 연결되고 또한 워드라인을 어드레스하는 어드레스라인으로 연결되어 있는 워드라인 어드레스 분리회로를 설치하고, 그 정상동작에서 이 회로는 워드라인을 워드라인 디코더로 도통시키고, 테스트 동작에서 이 회로는 어드레스라인을 차단하고 또한 워드라인 디코더들이 입력에 대해 하나의 워드라인 또는 1단의 워드라인을 순서로 구동하는 식으로 워드라인 디코더를 구동시키는 것을 특징으로 하는 반도체 기억장치내로 데이터를 병렬 입력시키기 위한 회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.