KR920004368B1 - 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

분리병합형 홈의 구조를 갖는 D램셀과 그 제조방법

제 1 도는 종래의 IVEC(Isolation merged VErtical Capacitor Cell)의 구조.

제 2 도는 종래의 SCC(Surrounded Capacitor Cell)의 구조를 나타낸 단면도.

제 3 도는 본 발명의 Isolation Merged Trench 구조를 갖는 D램 셀의 단면도.

제 4 도는 본 명의 분리병합형 홈의 구조를 갖는 D램셀 단면도.

제 5 도는 본 발명의 제조순서를 나타낸 것으로,

(a) 도는 1차홈을 식각하는 공정을 나타낸 개략도.

(b) 도는 2차홈을 식각하는 공정을 나타낸 개략도.

(c)도는 3차홈을 식각하고 n⁺도핑을 하여 기판 전극을 형성하는 공정을 나타낸 개략도.

(d)도는 1차 캐피시터유전체를 형성하는 공정을 나타낸 개략도.

(e)도는 (Sililon Nitride)(Spacer)제거하는 공정을 나타낸 개략도.

(f)도는 Charge storage onde을 형성하는 공정을 나타낸 개략도.

(g)도는 2차 캐패시터유전체를 형성하는 공정을 나타낸 개략도.

(h)도는 다결정규소 스페이서를 형성하는 공정을 나타낸 개략도.

(i)도는 캐패시터 산화막을 trench 바닥 부분의 캐패시터유전체막을 제거하는 공정을 나타낸 개략도.

(j)도는 plate용 다결정규소(polysilicon)를 증착하는 공정을 나타낸 개략도.

(k)도는 다결정규소를 에치백(etch back)하는 공정을 나타낸 개략도.

(l)도는 필드산화막(field oxide)을 성장시키고 Word line을 형성시키는 공정을 나타낸 개략도.

(m)도는 D램 셀을 완성하는 공정을 나타낸 개략도.

제 6a, b 도는 본 발명의 다른 실시예를 나타낸 개략도.

* 도면의 주요부분에 대한 부호의 설명

33 : 실리콘 기판 34 : 규소산화막(Sililon dioxide)

35 : 질화규소막스페이서 38 : 산화막스페이서

40 : 측벽필드산화막 41 : 저장전극

43a : 1차 캐패시터유전체 43b : 2차 캐패시터유전체

44 : 다결정규소스페이서 5 : 다결정규소플레이트

본 발명은 메모리셀의 구조에 관한 것으로, 특히 16메가 64메가의 D램(RAM)에 적용할 수 있는 분리병합형 홈의 구조를 갖는 D램셀과 그 제조방법에 관한 것이다.

최근에는 반도체 메모리 소자의 기술이 1메가 D램은 양산단계에 와 있으며, 4메가 D램 및 16메가 D램은 시제품 단계에 와 있고, 64메가 D램 등도 계속 개발되는 실정이다. 이러한 대용량의 기억소자를 개발하기 위하여는 사진 전사 기술이나 얇은 박막 형성기술등과 같은 기본 기술의 발전이 선행되어야 함은 물론이지만 그에 못지 않게 D램 구성의 기본요소인 D램셀(Cell)의 갭라이 이루어져야 한다. D램셀은 초기의 평면구조에서 최근에는 홈이나 스택구조등으로 많은 변화를 거듭하였으며 공정이 허용되는 범위에서 가능한 면적효율을 극대화하는 방향으로 진행되고 있다. 즉 고밀도의 D램 셀의 경향은 셀의 면적을 줄이기 위하여 평면상에 저장 캐패시터를 형성하는 방식에서, 홈을 이용한 매립형 캐패시터와, 다층 폴리실리콘을 쌓는 방식의 적층형 캐패시터 등으로 변화되어 왔으며, 이러한 방법 가운데 활성화(active)영역을 홈(trench) 캐패시터로 둘러싸는 형태의 분리병합형 홈의 구조는 16메가, 64메가 이상의 D램 셀에 적용하기 적합한 구조의 하나로 최근 소개되고 있다.

제 1 도와 제 2 도는 종래의 분리병합형 홈(trench) 캐패시터의 대표적인 예로 IVEC(Isolation merged Vertical Capacitor Cell)구조와 SCC(Surrounded Capacitor Cell) 구조를 각각 나타내었다.

제 1 도는 IVEC는 일본의 NTT(Nippon Telegraph and Telephone Public Conrporation)사가 4M, 16M D램 셀용으로 개발하여 발표한 것으로, 스위칭 트랜지스터의 분리영역을 전하 저장용 캐패시터와 분리영역으로 동시에 이용하여 면적 효율이 뛰어나도록 한 것이다.

1은 규소기판, 2는 캐패시터유전막, 3, 6은 N⁺도핑된 다결정규소, 4는 N⁺확상층, 5, 7은 규소산화막 8은 알루미늄 금속배선을 각각 표시한다. 그리고 전하의 저장은 홈 내부의 저장 전극인 첫 번째 다결정규소(3)와 플레이트 전극인 두 번째 폴리실리콘(3A)의 사이에다 하도록 하였다.

제 2 도는 SCC의 구조를 나타낸 것으로, 10은 규소기판, 11은 P⁺확산층 12, 20은 N⁺확산층 13은 캐패시터유전막, 14, 17, 18 및 19는 규소산화막 15는 N⁺도핑된 다결정규소, 16은 알루미늄금속배선 21은 다결정규소를 각각 표시한다. 그리고 스위칭 트랜지스터의 분리 영역을 전하 저장용 캐패시터로 이용하고 있으며, 전하의 저장은 홈의 내부 벽면에 도핑된 N⁺확산층(12)을 저장 전극으로 하고, 홈안에 채운 다결정규소(21)를 플레이트 전극으로 하여 이루어진 것이다.

그러나 이와 같는 종래의 분리병합형 홈 캐패시터의 구성은 Hi-C(High Capacitance) 구조를 갖게 되는데 이 Hi-C구조의 일반적인 특징은 알파입자의 문제에 불리한 점 뿐만 아니라, 홈 사이의 표면 및 벌크(bulk)영역에서 누설전류의 유발하는 펀치-쓰루(Punch-through) 현상이 심각한 문제로 대두되며 이를 극복해야 만한다. 하지만 이러한 문제를 극복하여 누설전류의 한계인 PA이하의 값을 유지 하기 위하여는 P-기판이나 P-Well의 농도를 높여 주어야만 한다. P-기판의 농도가 너무 높게 되면 항복 전압(breakdown voltage)이 낮아질 뿐만 아니라, NMOSFET의 보디효과(body effeect), 서브문턱스윙(subthreshould swing), 문턱전압 조절등과 같은 여러 가지의 문제점이 부각된다.

그리고 이와같은 문제점을 극복하기 위하여 캐패시터 사이의 필요거리 최소 약 1.5μ가 결정되게 되므로 단위 셀을 줄일 수 있는 한계에 도달하게 되었다, 또한 IVEC 또는 SCC의 구조 모두가 저장 전극의 한 면과 플레이트 전극의 한면으로 캐패시터가 이루어져 있으므로 고집적의 셀로 사용할 경우에 면적 효율이 떨어지게 되는 단점이 있었다.

이에 따라 본 발명은 홈안의 저장 전극의 양면을 캐패시터로 이용하여 저장 캐패시터의 면적 효율을 증가시키도록 함을 그 목적으로 한다. 또한, 본 발명은 홈안의 플레이트 전극과 기판의 n⁺전극을 연결하여 1/2(half)Vcc전압이 n+전극을 통해 인가할 수 있도록 함을 또 다른 목적으로 한다. 이를 위하여 본 발명은 분리 병합형 홈의 구조를 갖는 D램 셀을 제조함에 있어서, 홈의 내부에 캐패시터용 1차 유전체(dieletric)를 형성한 후, n⁺도핑된 다결정규소를 증착하고, 2차 유전체를 형성한 후 그위에는 다결정규소를 적층하여 홈 주위 및 바닥의 n⁺확산층과 연결하여 플레이트를 형성시킴으로서, n⁺다결정규소 저장전극과 n⁺다결정규소 플레이트사이는 물론 다결정규소 저장전극과 n⁺확산층 플레이트와의 캐피시터 모두를 저장용 캐패시터로 이용하도록 한다.

본 발명은 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.

제 3 도는 분리병합형 홈의 구조를 갖는 D램 셀을 나타낸 것으로 22는 규소기판을 23, 26, 32은 n⁺확산층을, 24는 측벽필드산화막을 25와 28은 n⁺도핑된 다결정규소(polysilicon), 27 및 29 및 31은 규소산뫄막을 각각 나타낸다.

제 4 도는 분리병합형 홈의 구조를 갖는 D램화 셀의 배열을 나타낸 것으로, 53은 워드라인(Word line)을, 54은 홈(trench)을, 55는 활성화영역을, 56은 비트라인을, 57은 비트라인(Bit Line) 접촉부위(contact)를, 58은 n⁺과 n⁺다결정규소의 접합부위(buried contact)를 각각 나타낸다. 부위를 각각 나타낸다.

제 5 도는 본 발명의 일실시예를 제조 공정에 따라 순서대로 나타낸 것이다. (a)도는 1차 홈을 식각하는 상태를 나타낸 것으로, 실리콘 기판(33)의 상면에 P형 실리콘 웨이퍼(P-Well)를 2μm 정도의 두께로 형성한 후, 실리콘 기판(33)의 상면에 250A의 두께로 산화막(34)을 상징시키고, 1500Å의 두께로 질화규소막(35)을 증착한 다음, 화확적 기상증착(CVD)방법으로 산화막(36)을 8000Å의 두께로 증착시키고 925℃의 H₂O분위기에서 30분간 CVD 산화막(36)을 덴시피케이션(densification)하여 홈 식각을 위한 마스킹(masking)층(layer)을 형성시킨다. 홈(trench) 마스크를 사용하여 홈이 형성될 부분의 산화막(36), 질화규소막(35), 산화막(34)의 순으로 마스킹층을 반응성 이온부식(RIE)의 방법으로 식각하고 이어서 실리콘기판(33)을 1000~2000Å정도식각하여 1차 홈식각을 형성한다. (나)도는 2차 홈을 식각하는 상태를 나타낸 것으로, 1차홈을 식각한 다음에 전표면에 질화규소막을 700Å의 두께로 증착하여 그 두께만큼 반응성 이온 부식으로 식각하여 질화규소막 스페이서 (37)을 만든 다음 n⁺다결정규소 저장전극과 트랜스터 트랜지스터의 n⁺소스간의 연결될 부분만 남기면서, 나머지 부위를 습식 식각하고, 실리콘 기판(33)을 1.5μm 정도로 2차 홈식각을 행한다.

그리고 홈의 측벽에 봉소(boron)으로 1E13 정도의 도오즈(dose)로 이온주입(ion implant)을 한 후 920℃의 H²⁰분위기에서 약 2000Å의 측별필드산화막을(40)을 성장시켜서 수직과 수평방향의 파라스틱 PARASTIC 트랜지스터의 누설전류를 막는다. 다음에 화학적 기상증착(CVD)공정으로 2000Å의 두께로 규소산화막을 증착한 후, 그 두께만큼 반응성 이온부식으로 에칭하여 홈으로 벽면에 산화막스페이서 (spacer)(38)를 형성한다. 이 산화막스페이서 (38)는 n⁺도핑시에 마스킹 역할을 행하는 것이다. (c) 도는 3차 홈식각후, n⁺도필을 하여 기판전극을 형성하는 상태를 나타낸 것으로 산화막 스페이서 (38)을 이용하여 실리콘 기판(33)을 3-4μm정도 식각한 다음, PSG(Phospho Silicate Glass) 또는 n형 확산 소오스를 사용하여 노출될 실리콘 기판을 n⁺로 도핑하고 확산시켜 후에 n⁺다결정규소플레이트와 n⁺확산층 플레이트를 연결하는 n⁺확산층(39)을 형성한 것이다. (d)도는 캐패시터 산화막을 형성한 상태를 나타낸 것으로 산화 스페이서 (28)의 두께만큼 산화막을 식각한 후 측별필드산화막(40)을 성한 다음에 캐피시터유전체로 산화막을 50-100Å정도의 두께로 형성한다.

이때에는 n⁺확산층(39)의 상부에 측벽 필드산화막(40)의 두께가 2000Å정도로 남아1차 캐패시터유전체(43a)를 형성하게 되고 이는 이온주입된 홈 측벽의 붕소의 농도와 같이 수직 파라스틱(Vertical Para Stic) MOSFET의 문턱 전압을 높여주는 역할을 한다. (e)도는 질화규소막 스페이서를 제거하는 상태를 나타낸 것으로 저장전극과 n⁺소오스와의 접촉을 위한 질화규소막 스페이서 (37)를 제거하여 전하 저장전극을 위한 n⁺다결정규소가 증착된후, 노출된 실리콘 기판(33)으로 확산이 용이하게 한 것이다.

(f)도는 전하 저장용 전극을 형성하는 상태를 나타낸 것으로, 다결정규소(polysilicon)을 1000Å의 두께로 증착하고 POCL3로 도핑한 후, 그 두께만큼 반응성 이온 부식 방법으로 에칭하여 홈의 벽면에만 n⁺로 도핑된 다결정규소의 저장전극(41)을 형성한 것이다. (g)도는 2차 캐패시터 유전체를 형성하는 상태를 나타낸 것으로 2차깨패시터유전체(43b)는 ONO(Oxide/Nitrid/Oxide)의 구조로 대등한 (epuvalent)산화막의 두께를 50-100Å정도로 형성한다.

그리고 열처리 과정을 겪는 동안 창(window)을 통하여 실리콘 기판(33)으로 n⁺층(42)이 확산되어 나중에 트랜지스터의 n⁺소스와 연결되게 한다. (h)도는 다결정규소 스페이서를 형성하는 상태를 나타낸 것으로, 다결정규소를 1000Å정도의 두께로 증착한 후 POCL3로 도핑한 다음, 다결정규소의 두께만큼 반응성이온부식으로 식각하여 홈의 벽면에만 다결정규소 스페이서 (44)를 형성한 것이다. (i)도는 홈의 바닥 부분의 캐패시터 산화막을 제거하는 상태를 나타낸 것으로 홈의 바닥에 있는 캐피시터유전체(43b)을 반응성이온 식각으로 제거하여 n⁺확산층 플레이트와 n⁺폴리실리콘 플레이트를 서로 연결하기 용이하도록 한 것이다. (j) 도는 다결정규소를 증착하는 상태를 나타낸 것으로, 전 표면에 충분한 두께의 다결정교소를 증착하여 다결정규소층(45)을 넓게 형성하여 된 것이다. 접촉(45A)을 통하여 n⁺확산층(39)과 연결되도록 한 것이다. (k) 도는 다결정규을 에치백하는 상태를 나타낸 것으로, 다시 채워진 다결정규소층(45)을 에치백하여 홈의 내부에만 다결정규소층(45)이 남도록 하여 다결정규소 플레이트 전극(45)을 형성한 것이다.

(l) 도는 활성화 영역을 정의하면서 워드라인을 형성한 상태를 나타낸 것으로, 활성화마스크를 사용하여 필드산화막(46)을 형성시키고 게이트 산화막(47)을 성장한 후 폴리실리콘이나 폴리사이드로 워드라인을 (48)을 형성시킨 다음에 필드산화막(49)을 성장한 상태를 도시한 것이다. (m)도는 D램 셀을 완성하는 상태를 나타낸 것으로, 소스와 드레인(52)을 형성하고 규소산화막(51)을 도포한 후 알루미늄 금속 배선의 비트라인(50)을 형성하면서 셀을 완성한 것이다.

제 6 도는 본 발명의 다른 실시예에 의해 제작된 구조를 나타낸 것으로 (a)도의 63은 워드라인을 67은 홈을, 66은 활성화 영역을, 65는 비트라인을, 64는 접합부위를, 각각 나타내는 셀의 배열(layaut)을 도시한 것이고, (b)도의 53은 n⁺확산층을, 54와 56은 캐피시터유전체를, 55와 59는 n⁺도핑된 다결정규소를, 57과 58과 60 및 61은 규소산화막을, 62는 n⁺확산층을 각각 나타내는 셀의 구조를 도시한 것이다.

그리고 이는 홈이 활성화 영역을 둘러싸는 형태가 아니라 STP (Subsfrate Plate Trench)셀과 같은 매립형 홈을 갖는 셀의 구조와 같이 트랜스퍼 트랜지스터 옆에 홈을 식각하여 전하를 홈의 내부에 저장하는 형태의 홈형의 셀의 응용한 상태이다. 그러므로 분리병합형 몸의 구조보다 면적의 효율을 저하되지만 홈구조의 셀보다는 저장캐패시터가 크게 형성되는 것이다.

따라서 본 발명은 1차 유전체를 형성한 후 n⁺다결정규소를 증착하고, 2차 유전체를 형성한 후 그 위에 n⁺다결정규를 증착하고, 2차 유전체를 형성한 후 그 위에 n⁺다결정규소을 적층하면서 홈의 주위 및 바닥의 n⁺확산층과 연결하여 플레이트를 형성함으로써 n⁺다결정규소 저장전극과 n⁺다결정규소플레이트 사이는 물론, n⁺규소 저장전극과 n⁺확산층 플레이트와의 캐패시터 모두를 저장용 캐패시터로 이용하도록 하고, 이로 인해 저장 캐피시터의 면적이 종래보다 1.8배 정도 확장되었으며, 노이즈에 유리할 뿐 아니라 고집적셀에 응용하기에 유리해지도록 한 것이다.

Claims (5)

1. P-Well을 형성한 실리콘기판(33)에 1차 홈식각을 1000-2000Å정도하여 질화규소막(35)을 증착하는 단계와, 저장전극과 트랜스터 트랜지스터의 소오스가 접촉되는 부분만 질화규소막(37)을 형성하고 2차 홈 식각을 1.5μm 정도하여 측별필드산화막(40)과 마스킹 규소산화막(38)을 형성하는 단계와, 3차 홈식각을 3-4μm정도하여 노출된 실리콘기판(33)에 PSG로 n⁺도핑하는 단계와, 마스킹 규소산화막을 습식 식각한 후 1차 캐패시터유전체를 (43a)를 형성하는 단계와, 2차 캐피시터유전체(43b)를 형성하고 1000Å 정도의 다결정규소(44)를 n⁺도핑하는 반응성 이온부식으로 식각하여 홈 바닥의 다결정규소와 유전체를 제거하는 단계와, 다결정규소(45)를 재증착하고 에칭백하여 다결정규소플레이트 전극을 형성하는 단계들에 의하여 캐패시터가 형성되도록 함을 특징으로 하는 분리병합형 홈의 구조를 갖는 D램 셀,
2. P-Well을 형성한 실리콘 기판(33)에 1차 홈식각을 1000-2000Å정도하여 질화규소막(35)을 증착하는 단계와, 저장전극과 트랜스터 트랜지스퍼의 소오스가 접촉되는 부분만 질화규소막(37)을 형성하고 2차 홈식각을 1.5μm정도하여 측벽필드산화막(40)와 마스킹 규소산화막(38)을 형성하는 단계와, 3차 홈식각을 3-4μm정도하여 노출된 실리콘기판(33)에 PSG로 n⁺도핑하는 단계와, 마스킹 규소산화막을 습식 식각한 후 1차 캐패시터유전체를 (43a)을 형성하는 단계와, 2차 캐패시터유전체를 (43b)를 형성하고 1000Å정도의 다결정규소(44)를 n⁺도핑하는 반응성 이온부식으로 식각하여 홈 바닥의 다결정규소와 유전체를 제거하는 단계와, 다결정규소(45)를 재증착하고 에치백하여 다결정규소플레이트 전극을 형성하는 단계들에 의하여 캐패시터가 제조되도록 함을 특징으로 하는 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
3. 제 2 항에 있어서, 홈안의 저장전극과 n⁺층 및 다결정규소플레이트 사이의 캐패시터를 모두 전하저장용 캐패시터로 사용하도록 한 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
4. 제 2 항에 있어서, 3차에 걸쳐 홈을 식각하여 n⁺다결정규소저항 전극과 트랜스퍼 트랜지스터의 소오스연결과, n⁺다결정규소플레이트와 n⁺확산층 플레이트 간의 연결이 이루어지도록 한 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.
5. 제 2 항에 있어서, 플레이트와 n⁺다결정규소를 연결하여 1/2 Vcc전원을 인가할 수 있도록 한 분리병합형 홈의 구조를 갖는 D램 셀의 제조방법.

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