KR910008920B1 - 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법 - Google Patents

다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법 Download PDF

Info

Publication number
KR910008920B1
KR910008920B1 KR1019880700164A KR880700164A KR910008920B1 KR 910008920 B1 KR910008920 B1 KR 910008920B1 KR 1019880700164 A KR1019880700164 A KR 1019880700164A KR 880700164 A KR880700164 A KR 880700164A KR 910008920 B1 KR910008920 B1 KR 910008920B1
Authority
KR
South Korea
Prior art keywords
registers
counter
multiplexers
input port
input
Prior art date
Application number
KR1019880700164A
Other languages
English (en)
Other versions
KR880701409A (ko
Inventor
조지 디. 언더우드
Original Assignee
휴우즈 에어크라프트 캄파니
에이. 더블유. 카람벨라스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴우즈 에어크라프트 캄파니, 에이. 더블유. 카람벨라스 filed Critical 휴우즈 에어크라프트 캄파니
Publication of KR880701409A publication Critical patent/KR880701409A/ko
Application granted granted Critical
Publication of KR910008920B1 publication Critical patent/KR910008920B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/12—Output circuits with parallel read-out
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318522—Test of Sequential circuits
    • G01R31/318527—Test of counters

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

내용 없음.

Description

[발명의 명칭]
다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법
[도면의 간단한 설명]
제1도는 본 발명의 양호한 실시예를 도시한 회로도이다.
[발명의 배경]
본 발명은 카운터에 관한 것으로, 더욱 상세하게 말하자면 다양한 기능을 수행하기 위해 카운터 회로를 사용하도록 동작하는 다중-모우드(multi-mode) 회로망에 관한 것이다.
일반적으로, 카운터는 한 구별 가능한 상태로부터 다른 구별 가능한 상태로 변할 수 있는 장치이다. 카운터들은 상태를 변화시키기 위해 동작하므로, 선정된 수의 입력 펄스 수신시에 1개 이상의 출력 신호들을 발생시킨다. 다수의 카운터 상태들은 때때로 디지탈 카운팅을 수행하기 위해 함께 캐스케이드(cascade)된다. 레지스터와 같은 부품은 입력 펄스 수, 또는 특정한 해당 사상(event)의 발생 횟수를 나타내는 카운터 출력 신호들을 발생 및 기억시키기 위해 사용된다. 레지스터로부터의 출력들은 레지스터 출력들이 선정된 상태에 있을 때, 예를 들어, 모든 레지스터 출력들이 통상적으로 터미날 카운터(terminal count)로서 공지된 한 상태에 있을 때 상태 디코드 출력 신호를 발생시키도록 구성되는 관련 조합논리에 접속될 수 있다. 그러나, 레지스터 출력들이 소정의 선정된 상태에 있을 때 상태 디코드 출력 신호를 발생시키기 위해 상이한 조합 논리가 사용될 수 있다.
그러므로, 이하 사용된 바와 같이, 일반적으로 소정의 선정된 상태에서의 레지스터 출력에 응답하여 발생된 상태 디코드 출력신호를 나타내기 위해 신호 터미날 카운트(TC)가 사용되어야 한다.
카운터들은 때때로 컴퓨터가 입력 데이타 대형 풀(pool)로부터 별개의 데이타를 조합, 순열 배치(permutation) 및 선택하는 것에 관련된 문제점을 해결하게 하는 수치 기능(numerical functions)을 수행하기 위해 다수의 상이한 형태의 조합 논리와 결합하여 컴퓨터 회로망내에 사용된다.
예를 들어, 다양한 형태의 조합 논리는 별개의 오브젝트(object)들이 결합되고 순열 배치될 수 있는 여러방식을 분석하기 위해 카운터 회로망과 상호접속될 수 있다. 동일 오브젝트를 반복선택하기 위해 n개의 별도 오브젝트들로부터 r개의 오브젝트를 선택해야 한다. 덜 기술적인 조건내에서, 조합 논리 및 관련 카운터 회로망은 대량 입력 데이타를 몇가지 공통 특성을 갖고 있는 한정가능한 그룹으로 분류하기 위해 동작할 수 있다. 한가지 이러한 응용은 이동 타게트(target)의 존재를 표시하는 레이더 복귀 신호성분들을 분리하거나, 환자 체내의 암 성장 존재를 나타내는 신호성분들을 갖고 있는 입사 X-선 신호들을 분리시키는 것으로 된다. 이러한 응용들은 전형적으로 수치 기능을 나타내는 복잡한 신호들의 발생, 이 기능들과의 입력 데이타의 조합, 및 조합내의 선정된 신호패턴의 재발생의 분석을 필요로 한다. 이 기능들을 수행하기 위한 회로는 복잡한 조합 논리 및 이 조합 논리와 동작적으로 관련된 증가된 수의 카운터를 포함한다.
때때로, 카운터 회로망 및 조합 논리는 검사 공정에 관련하여 분리 불가능하므로, 조합 논리내의 고장과 카운터 회로망 내의 고장간의 차이를 구별할 수 없게 된다. 더우기, 다수의 카운터 단들은 대형 회로내에 ″내장″될 수 있으므로, 소정의 고장이 발생될 수 있는 지점을 거의 식별할 수 없게 된다. 부수적으로, 카운터가 출력신호를 발생시키기 위해 전체 동작 싸이클을 통해 순차 배열되어야 하는 경우에, 이러한 검사를 수행하는데 필요한 시간은 허용불가능하게 길어질 수 있고, 검사 공정으로부터 얻어진 정보는 전체회로망이 소정 고장원에 관련된 차이를 구별하지 않고서 필요시에 수행하는지 여부의 간단한 결정으로 제한될 수 있다. 또한, 다음에 설명한 바와 같이, 이러한 검사는 카운터 회로망의 최종 상태가 아닌 상태에서 나타날 수 있는 고장을 반드시 식별하지는 않게 된다. 결국, 이러한 현재 검사 공정으로부터 얻어진 정보는 너무 적고, 이 정보를 얻는데 필요한 시간은 너무 길다.
디지탈 프로세싱 시스템내에 사용된 카운터의 검사를 용이하게 하기 위해서, 카운터 회로에 다수의 클럭 펄스를 인가시키고, 카운터 신호들이 적합한 클럭 펄스 수에 응답하여 정확히 발생되는지의 여부를 결정할 필요가 있다. 몇가지 경우에, 카운터 회로망의 터미날 카운트 출력이 정확한 클럭 펄스 수 다음에 발생한다는 것, 즉 카운터 회로망이 카운터 회로망 싸이클률(cycle rate)로 터미날 카운터 출력 신호를 발생시킨다는 것을 확인하기에 충분할 수 있다. 그러나, 카운터 회로망 분야에 숙련된 기술자들에게 공지되어 있는 바와 같이, 터미날 카운트 출력 신호의 검사만으로는 각각의 개별 카운터 레지스터가 정확히 동작하고 있다는 것을 보장하지 못한다. 이 개별 카운터 레지스터 고장은 비작동 카운터 레지스터에 관련된 조합 논리로 부터의 정보의 손실, 및 카운터 회로망으로부터의 중간 출력 신호들의 손실을 발생시킬 수 있다. 예를 들어, 이러한 고장은 1개 이상의 카운터 레지스터의 출력이 하이(high) 레벨에서 보유(stick)되는 지점에서 생기고, 카운터 회로망의 터미날 카운트 출력의 간단한 시험에 의해서는 검출될 수 없다. 따라서, 때때로 1싸이클 동안의 각 클럭 펄스 다음에 각각의 개별 카운터 레지스터의 출력을 시험할 필요가 있게 된다. 이 공정은 시간 낭비일뿐만 아니라, 상당한 양의 전용 기억회로 및 비교 회로를 필요로 한다. 다수의 카운터 단들이 캐스케이드되는 경우에, 각 카운터 레지스터의 상태를, 각 클럭 펄스 및 카운터 싸이클, 즉 회로망 싸이클 타임에 관련된 카운터 엔에이블 펄스 다음에 예상된 상태와 비교하기 위해 더 많은 시간을 낭비하게 된다.
보유된 카운터 레지스터에 관련된 고장 외에, 카운터 회로망이 입력 신호에 응답하여 상태 변화를 실행하도록 동작하더라도 적합한 클럭 펄스 다음에 터미날 카운트 신호를 발생시킬 수 없는 곳에서 고장들이 발생할 수 있다. 이러한 고장들은 통상적으로 레이스 상태(race condition)라고 불리워진다. 카운터 회로망 내의 과도 상태로 인해 터미날 카운트 신호가 부적합한 시간에 발생되는 다른 고장들이 발생한다. 이러한 허위(false) 터미날 카운트 신호들이 어떻게 발생될 수 있는가에 대한 간단한 설명은 본 발명의 더욱 완전한 이해를 위해 유용한 것으로 믿어진다.
상술한 바와 같이, 카운터 회로망은 전형적으로 카운터 회로망이 선정된 수의 클럭 펄스를 통해 배열될때 마다 터미날 카운트 신호를 발생시키도록 동작한다. 각 카운터 레지스터가 요구된 출력 상태로 배열된 후, 카운터 회로망의 일부를 형성하는 논리는 각 카운터 레지스터에서의 요구된 상태 조건의 존재를 인지하고, 다음 클럭 펄스 발생시에 터미날 카운트 신호를 발생시킬 수 있다. 회로 부품내의 고유 전달 지연과 같은 요인으로 인해 카운터가 아직 요구된 수의 입력 펄스를 수신하지 않았더라도 카운터 레지스터의 출력 상태가 터미날 카운트 신호를 발생시킬 수 있는 상태 내에 있을 수 있는 난점들이 발생한다. 결국, 카운터 레지스터가 현재 카운터에 대응하는 상태로의 쉬프트를 완료하기 전에 다음 클럭 펄스가 발생하면, 허위 터미날 카운트 신호가 카운터로 부터 발생될 수 있다.
미합중국 특허 제4,092,522호로 부터, 입력 및 출력 포트, 및 카운터 엔에이블 회로를 갖고 있는 다수의 레지스터를 포함하는 다중-모우드 카운터 회로망이 공지되어 있다. 각각의 레지스터는 별도로 검사될 수 있다.
본 발명의 목적은 카운터 회로망의 동작을 검사하기 위한 개량된 기술을 제공하기 위한 것이다.
기술적인 문제점은 특허 청구의 범위 제20항 및 제35항에 따른 장치 및 제33항에 따른 방법에 의해 해결된다.
그러므로, 카운터 및 관련된 조합 논리의 동작을 검사하기 위한 진보된 기술을 제공하는 것 외에, 본 발명의 장점은 다음에 더욱 상세하게 기술한 바와 같이 카운터 전달 지연을 단축시키고 터미날 카운트에 관련된 허위 출력 신호를 제거하기 위한 회로를 제공하는 것이다.
따라서, 본 발명의 다른 장점은 회로망 싸이클 타임에 대응하는 클럭 펄스수를 통해 모든 카운터 레지스터 및 카운터 엔에이블 회로를 배열할 필요없이 각 카운터 레지스터가 별도로 검사될 수 있는 카운터를 제공하기 위한 것이다. 또한, 본 발명의 또 다른 장점은 특수 레지스터 또는 이 특수 레지스터에 관련된 조합 논리에 대한 에러가 해결될 수 있는 카운터 회로망을 제공한다. 또한, 본 발명의 또 다른 장점은 전달 지연 및 터미날 카운트에 관련된 허위 출력 신호들이 감소되거나 제거될 수 있는 카운터 회로망을 제공하는 것이다. 본 발명의 또 다른 장점은 카운팅 모우드, 검사 모우드, 보유(hold) 모우드, 클리어 모우드 및 데이타 로딩(loading) 모우드를 포함하는 다수의 모우드내에서 카운트를 동작시키므로, 카운터 회로망을 더욱 융통성 있고, 더욱 검사가능하며, 더욱 신뢰 가능하게 한다는 것이다.
[발명의 요약]
본 명세서내에서는, 다중-모우드 카운터 회로망 및 이 다중-모우드 카운터 회로망의 동작 검사 방법이 기술되어 있다. 이 다중-모우드 카운터 회로망은 다수의 카운터 레지스터들로 형성된 카운터 회로, 및 레지스터들 중 관련된 레지스터에 각각 접속되고, 레지스터들이 다수의 동작 모우드들 중 1개의 동작 모우드 내에서 동작하도록 관련된 레지스터에 전송된 입력 신호를 선택적으로 변화시키도록 각각 동작하는 다수의 멀티플렉서들로 형성된 멀티플렉서 회로를 포함한다. 레지스터에 전송된 입력 신호의 선택을 제어함으로써, 회로망은 관례적인 카운팅 기능을 수행하도록 선택적으로 구성될 수 있거나, 멀티플렉서, 레지스터 및 관련된 조합 논리의 동작을 검사하기 위해 레지스터 및 멀티플렉서를 통해 검사 패턴을 전송하기 위한 직렬 신호로(serial signal path)를 제공하도록 구성될 수 있다. 검사 패턴은 회로, 즉 바이패싱 카운트 엔에이블링 회로 및 병렬 로딩 기능을 통해 전송될 수 있으므로, 관례적인 카운터 제어 및 카운터 회로망 싸이클 타임, 즉 카운터가 완전한 싸이클을 통해 쉬프트하는데 필요한 시간에 무관하게 될 수 있다. 선택적으로, 검사 패턴은 카운터의 요구된 부분으로 직렬 쉬프트될 수 있고, 회로는 입력 데이타의 요구된 세그먼트에 따라 동작하게 될 수 있고, 그 결과, 동작은 카운터 회로망 내에 포착된 다음 직렬로 쉬프트 아웃된다. 그러므로, 조합 논리 또는 다른 회로의 동작은 카운터 검사 및 로딩 모우드의 결합된 동작을 통해 선택적으로 검사될 수 있다.
양호한 실시예 내에서, 멀티플렉서들은 레지스터의 출력을 현재 레벨로 보유시키고, 데이타를 레지스터내에 병렬 로드시키거나, 레지스터의 출력을 선정된 레벨로 셋트기시키기 위해 입력을 관련 레지스터로 전송하도록 동작한다.
또한, 요구된 수의 입력 신호들의 발생과 터미날 카운트 출력 신호의 최종 발생 사이의 지연 시간을 단축시키기 위해 선견(look ahead) 터미날 카운트 엔에이블 GHL로가 제공된다. 또한, 터미날 카운트 엔에이블 회로는 카운터 출력으로 부터 회로망 내의 허위 상태를 분리시키도록 작용한다.
[발명의 상세한 설명]
첨부한 표 및 도면에 관련하여 다음에 기술한 상세한 설명은 단지 본 발명의 양호한 실시예에 대한 설명이고, 본 발명이 구성되거나 사용될 수 있는 형태만을 나타낸 것에 불과하다, 이 설명은 기술한 실시예에 관련하여 본 발명에 의해 사용되는 사상들의 기능 및 순차를 기술한 것이다. 그러나, 본 발명의 원리 및 범위 내에 망라되는 다른 실시예에 의해 동일하거나 등가인 기능 및 순차들이 망라될 수 있다.
제1도를 참조하면, 예시적 회로가 본 발명의 구조 및 기능을 제공하기 위해 도시되어 있다. 제1도에 도시한 신호들의 식별은 다음 표 1에 제공되어 있다.
[표 I]
Figure kpo00001
제1도에 도시한 바와 같이, 카운터 회로망(11)은 다수의 레지스터(REG)(13,15,17,19 및 21)을 포함한다. 각각의 레지스터(13,15,17,19 및 21)은 양호하게 D플립-플롭으로서 형성되고, Fairchild Camera and Instrument Corporation 제품인 F 100151 플립-플롭으로서 실행될 수 있다.
각각의 레지스터로의 입력은 Fairchild Camera and Instrument Corporation 제품인 F 100171 멀티플렉서로서 실행될 수 있는 관련 멀티플렉서(MUX)(23,25,27,29 및 31)에 의해 제공된다. 본 분야에 숙련된 기술자들에게 공지되어 있는 바와 같이, 각각의 멀티플렉서의 Z출력에 제공되는 신호레벨 출력은 레지스터로의 C입력에 인가된 신호 CLOCK에 의해 관련 레지스터내로 클럭된다. 결국, 각각의 멀티플렉서의 Z출력에 제공되는 신호 레벨은 다음 CLOCK 펄스를 따르는 관련 레지스터의 Q출력에서 나타난다. 멀티플렉서 Z 출력에서의 신호 레벨의 발생과 관련 레지스터의 Q출력에서의 대응 신호의 발생간의 시간 지연은 2가지 주요 요인, 즉 멀티플렉서 출력의 발생과 다음 연속 클럭 펄스의 발생 간의 지연 및 레지스터의 내부 전달 지연에 의해 결정된다.
각각의 멀티플렉서(23,25,27 및 29)는 다수의 입력 포트(I0, I1, I2, 및 I3)을 갖추고 있다. 멀티플렉서들은 제어신호(S0 및 S1)에 응답하여 멀티플렉서의 Z출력으로의 4개의 입력 포트들 중 선택된 입력 포트상에 신호를 전송하도록 제어가능하다. 제어신호(S0 및 S1)은 표 II, III 및 IV에 기술한 바와 같이 외부 발생 신호 SELECT, HOLD 및 PEN에 응답하여 논리 회로(31)에 의해 발생된다. 논리 회로(31)은 외부 신호에 응답하여 적합한 입력을 선택하기 위해 SELECT, HOLD 및 PEN 신호를 적합한 S0, 및 S1 신호로 변화시키도록 동작한다.
논리 회로(33,35,37,39 및 41)은 회로망(11)이 카운팅 모우드 내에서 동작될때 멀티플렉서(29,27,25,23 및 31)의 포트 I0로의 입력을 순차적으로 제공하도록 동작하는 카운터 엔에이블링 회로를 포함한다. 카운터 엔에이블링 회로(33,35,37,39 및 41)은 선정된 수의 클럭 펄스 발생시에 레지스터(19,17,15,13 및 21)로 부터 출력 신호를 순차적으로 발생시키기 위해 멀티플렉서 및 레지스터와 상호 동작한다. 레지스터(19,17,15 및 13)의 적합한 배열시에, 레지스터(21)은 엔에이블 되고, 궁극적으로 레지스터(21)의 Q출력에서 터미날 클럭 신호 TC를 발생시키게 된다.
타이밍 회로(41)은 양호하게 멀티플렉서(23,25,27 및 29)의 상보 출력(ZN)에 접속된 OR/NOR 게이트로서 형성된다. ZN출력에의 접속은 모든 ZN터미날들이 제로 상태일 때, 즉 터미날 카운트 신호를 발생시키는 클럭 펄스에 선행하는 클럭 펄스 발생시에 카운터 엔에이블링 회로(41)이 엔에이블 신호를 멀티플렉서(31)의 Z출력에 전송하게 한다. 결국, 멀티플렉서(31)의 Z출력, 즉 레지스터(21)로의 D입력은 터미날 카운트 신호를 발생시키는 클럭 펄스에 바로 선행하는 클럭 펄스에 응답하여 엔에이블된다. 다음 CLOCK펄스 발생시에, 레지스터(21)은 터미날 카운트(TC) 신호를 발생시키게 된다. 카운터 엔에이블링 회로(41)을 사용함으로써, 터미날 카운트 신호 TC의 발생이 레지스터(21)의 동작시의 고유 전달 지연에 대응하는 시간 만큼 대응 클럭 펄스 신호의 발생보다 지연되도록 선견 터미날 카운트 기법이 사용된다. 카운터 엔에이블링 회로(41)을 형성하기 위해 사용된 회로, 또는 이들의 접속 상태를 변화시킴으로써, 유사한 선견 터미날 카운트 기법이 소정의 선정된 수의 클럭 펄스에 대응하여 터미날 카운트 신호의 발생에 대응 하도록 사용될 수 있다는 것을 인지해야 한다.
더우기, 레지스터(21)의 포함은 카운터 엔에이블링 회로(41)이 멀티플렉서(23,25,27 및 29)의 과도 상태에 응답하여 멀티플렉서(31)의 I0포트에서 터미날 카운트 엔에이블 신호를 발생시키는 허위 터미널 카운트 신호의 발생을 방지한다. 예를 들어, 회로망(11)이 카운트 1101로부터 1110으로 쉬프트될 때, 짧은 순간에 카운트가 1111로서 나타나, 카운터 엔에이블링 회로(41)로의 0000입력을 발생시키고 멀티플렉서(31)의 I0포트로 전송될 터미날 카운트 엔에이블 신호를 발생시키게 된다. 회로망(11)이 카운팅 모우드내에 있는 경우, 이 상태는 레지스터(21)로의 입력으로 터미날 카운트 엔에이블 신호를 전송한다. 그러나, 레지스터(21)은 이러한 과도 상태를 회로망(11)의 출력으로부터 분리시키도록 동작하고, CLOCK신호가 수신될 때에 레지스터가 엔에이블될 때에만 출력을 발생시키게 된다. 이때, 과도 상태는 사라져야 되고, 멀티플렉서들은 정확한 상태로 전이되어야 한다. 본 분야에 숙련된 기술자들에게 공지되어 있는 바와 같이, CLOCK율은 이 과도 상태에 따라 선택되어야 하고, 회로부품들이 CLOCK 펄스들 사이의 쉬프트를 완료하게 하기 위한 시간이 충분해야 한다.
본 발명은 전체 회로망 싸이클을 통해 레지스터 및 관련 조합 논리를 배열시키지 않고서 카운터 회로망(11)이 검사 되게 한다. S0 및 S1의 상태를 제어함으로써, SI터미날로부터의 검사 패턴 입력은 멀티플렉서(23)으로 입력될 수 있고, 터미날 카운트 신호가 발생되는 비율에 관계없이 잔여 멀티플렉서 및 레지스터를 통해 직렬 전송될 수 있다.
본 발명의 양호한 실시예내에서, 검사 패턴은 멀티플렉서(31)의 직렬 입력 포트(SI)로부터 검사 입력 포트(I2)로 전송될 수 있다. S0 및 S1이 적합한 레벨에 있으면, 각각의 멀티플렉서(23,25,27,29 및 31)은 각각의 관련된 멀티플렉서의 I2입력 포트 상에 제공되는 신호를 출력시키도록 동작하게 된다. 이 신호는 관련 레지스터의 D입력 포트로 전송된다. 이 신호는 이 레지스터의 Q출력 포트로 전송되고, 다른 멀티플렉서의 I2입력 포트로 전송된다. 그러므로, 레지스터(21)의 출력은 레지스터(23)의 I2포트로 전송된다. 이 신호는 레지스터(13)의 출력으로 전송된 다음, 레지스터(25)의 I0입력 포트로 전송된다. 동일한 신호는 레지스터(15)로 전송된 다음, 멀티플렉서(27)의 I2입력 포트로 전송된다. 레지스터(17)의 출력은 멀티플렉서(29)의 I2입력 포트로 유사하게 전송된다. 멀티플렉서(29)의 출력은 검사 패턴의 직렬 출력이 터미날 Q(1)로 부터 제거되는 레지스터(19)로 전송된다. 그러므로, 터미날 SI에서의 회로망(11)로의 검사패턴 입력은 각각의 멀티플렉서 및 레지스터를 통해 직렬로 전송되고, 궁극적으로 터미날 Q(1)로 부터 출력된다. 상승한 바와 같이, 입력 검사 패턴이 멀티플렉서 및 레지스터를 통해 전송되는 비율은 카운터 엔에이블링 회로(33,35,37,39 및 41)의 동작과는 무관하다. 따라서, 모든 멀티플렉서 및 레지스터는 소정의 상호접속된 조합 논리 또는 터미날 카운트(TC)신호가 발생되는 비율, 즉 회로망 싸이클 타임에 관계없이 편리하고 신속한 방식으로 검사될 수 있다.
제1도에 도시한 바와 같이, 검사 패턴 출력들은 터미날 Q(2), Q(3), Q(4) 및 TC에서 얻어질 수 있다. 그러므로, 각 멀티플렉서와 레지스터 쌍의 동작은 별도로 검사될 수 있다. 그러나, 고장들은 선정된 데이타 패턴내에서 쉬프트하고, 카운트 모우드를 동작시키며, 회로망을 통하는 데이타를 쉬프트시키고, 예상 레벨의 출력을 비교함으로써 직렬 출력을 사용하는 특수 레지스터로 해결될 수 있다.
각 레지스터의 출력을 관련되지 않은 멀티플렉서의 I2입력포트로 전송하는 것 외에, 각 레지스터의 출력은 관련된 멀티플렉서의 I1입력 포트로 전송된다. 적합한 S0 및 S1제어신호 발생시에(표 II, III 및 IV를 참조), 각 멀티플렉서는 I1입력 포트상에 나타나는 신호를 관련 레지스터로 전송하도록 동작한다. 그러므로, 이 레지스터의 출력은 S0 또는 S1신호들이 변하거나 레지스터가 리셋트될 때 까지 현재 레벨로 유지된다.
또한, 카운터 회로망(11)은 다수의 데이타 비트를 병렬 로드시키도록 동작할 수 있다. 양호한 실시예내에서, 다수의 데이타비트들은 P터미날 상의 카운터 회로망(11)로 전송될 수 있고, 이 멀티플렉서들의 I3입력 포트에서 멀티플렉서(23,25,27 및 29)로 전송될 수 있다. 적합한 PEN,SELECT 및 HOLD신호 레벨 발생시, I3입력 포트에 나타나는 정보는 관련 레지스터로 전송되고, 궁극적으로 Q(1),Q(2),Q(3) 및 Q(4) 터미날에서의 레지스터로부터 외부 회로로 출력된다. 카운터 엔에이블링 회로(33,35,37,39,41), 레지스터(21) 및 멀티플렉서(31)은 회로망(11)이 병렬 로드 모우드내에 배치될 때 사용될 필요가 없다. 터미날 카운터가 레지스터(13,15,17 및 19)내로 병렬 로드되면, 터미날 카운트 출력 신호는 레지스터를 병렬 로드시키기 위해 사용된 동일 클럭 펄스에 응답하여 레지스터(21)에 의해 발생된다.
상술한 바와 같이, 회로망(11)은 회로망(11)에 접속된 외부 조합 논리의 동작 검사를 용이하게 하기 위해 사용될 수 있다. 소정의 외부 조합 논리의 출력이 병렬 로딩을 위해 멀티플렉서의 13 입력 포트로 전송되는 경우에, 회로망(11)은 외부 조합 논리로부터 제한된 양의 데이타를 입력시키도록 동작될 수 있고, 그 다음, 레지스터내에 트랩된 데이타를 직렬 출력시키도록 검사 모우드내에서 동작될 수 있다. 그러므로, 외부 조합 논리의 출력은 예상 레벨에 대한 비교를 위해 보유 및 직렬 출력될 수 있다. 그러므로, 외부 조합 논리의 동작은 회로망(11)의 카운터 검사 회로와 비교하여 검사될 수 있다.
필요한 경우, 예를 들어, 더 높은 차수의 계수를 하기 위해 카운터 회로망(11)의 여러개가 캐스트될 수 있다. 이러한 캐스케이드식 회로망 내에서, 제1단으로부터의 상보 터미날 카운트 신호(TCN)은 제2단으로부터의 상보 터미날 카운트 이전신호(TCPN)으로서 작용한다. 유사하게, 제1단으로부터의 상보 선견 출력신호(LAOUT N)은 연속 단으로의 상보 선견 입력 신호(LA IN N)으로서 작용한다.
유사하게, 제1단의 Q(1)의 터미날로부터의 직렬 출력 신호는 다음 단으로의 직렬 입력 신호(SI)로서 사용될 수 있다. 그러므로, 소정수의 단들은 외부 논리를 필요로 하지 않고서 캐스케이드될 수 있다.
상술한 바와 같이, 본 발명의 원리 및 범위를 벗어나지 않고서, 구성부들의 구조 및 기능을 실행하기 위해 여러가지 형태의 변형, 추가 및 대체가 행해질 수 있다. 예를 들어, 본 발명의 범위내에서 다수의, 카운팅 기법을 실행하거나 다수의 조합 논리를 인터페이스시키기 위해 다른 카운터 엔에이블링 회로 및 다수의 선택적 멀티플렉싱 기법들이 사용될 수 있다. 부수적으로, 본 발명은 이 특수하게 지정된 범위외의 다수의 범위내에 응용될 수 있다.
[표 II]
Figure kpo00002
[표 III]
Figure kpo00003
[표 IV]
Figure kpo00004

Claims (18)

  1. 입력 포트 및 출력 포트를 각각 갖고 있는 다수의 레지스터(13,15,17,19 및 21), 카운터 엔에이블 회로(33,35,37 및 39), 및 검사 패턴 데이타 스트림 입력 포트(SI)를 포함하는 다중- 모우드 카운터 회로망(11)에 있어서, 다수의 입력 포트 및 출력 포트를 각각 갖고 있고, 상기 다수의 레지스터(13,15,17,19 및 21)들중 관련된 1개 레지스터의 입력 포트에 접속된 출력 포트를 갖고 있는 다수의 멀티플렉서(23,25,27,29 및 31), 상기 멀티플렉서(23,25,27,29 및 31)들중 최소한 1개의 멀티플렉서의 카운팅 입력 포트(IO)에 접속되는 카운터 엔에이블 회로(33,35,37 및 39), 상기 멀티플렉서(23,25,27,29 및 31)들중 최소한 1개의 멀티플렉서의 검사 입력 포트(I2)에 접속되는 검사 패턴 데이타 스트림 입력 포트(SI), 상기 다수의 레지스터(13,15,17,19 및 21)들중 제2레지스터에 관련된 멀티플렉서의 검사 입력포트(I2)에 접속되는 상기 다수의 레지스터(13,15,17,19 및 21)들중 제1레지스터의 출력 포트, 상기 다수의 레지스터(13,15,17,19 및 21)들 중 제2레지스터의 출력 포트에 접속되는 중간 검사 패턴 출력 포트, 및 각각의 멀티플렉서(23,25,27,29 및 31)들중 선택된 입력 포트가 상기 멀티플렉서의 출력 포트에 접속되어, 상기 멀티플렉서(23,25,27,29 및 31)이 다수의 동작 모우드 들중 한 모우드로 동작하도록 다수의 레지스터(13,15,17,19 및 21)들중 상기 관련된 1개의 레지스터의 입력 포트에 접속되도록 상기 멀티플렉서(23,25,27,29 및 31)을 선택적으로 제어하는 멀티플렉서 제어 논리회로(32)를 포함하고, 상기 멀티플렉서 입력 포트는 카운팅 입력 포트(IO) 및 검사 입력 포트(I2)를 포함하며, 상기 동작 모우드는, 상기 멀티플렉서(23,25,27,29 및 31)가 카운터 출력 신호를 선정된 카운터 싸이클율로 발생시키기 위해 다수의 레지스터(13,15,17,19 및 21)에 카운터 엔에이블 회로(33,35,37, 및 39)를 접속하도록 제어되는 카운팅 모우드와, 그리고, 다수의 멀티플렉서(23,25,27,29 및 31)이 상기 다수의 레지스터(13,15,17,19 및 21)을 통해 검사 패턴을 직렬로 쉬프트시키기 위해 다수의 레지스터(13,15,17,19 및 21)을 통해 검사 패턴을 직렬로 쉬프트시키기 위해 다수의 레지스터(13,15,17,19 및 21)에 검사 패턴 데이타 스트림 입력 포트(SI)를 접속하도록 제어되는 검사 모우드를 포함하는 것을 특징으로 하는 다중-모우드 카운터 회로망.
  2. 제1항에 있어서, 상기 검사 모우드로 동작시키기 위해 상기 멀티플렉서(23,25,27,29 및 31)를 제어할 때, 상기 다수의 레지스터(13,15,17, 19 및 21) 및 상기 멀티플렉서(23,25,27,29 및 31)이 직렬로 상호접속되는 것을 특징으로 하는 회로망.
  3. 제2항에 있어서, 상기 회로망 검사 패턴 입력 포트에 적용하기 위한 회로망 검사 패턴, 및 검사 패턴을 출력시키고, 상기 다수의 레지스터(13,15,17,19 및 21)들중 제3레지스터의 출력 포트에 접속된 회로망 검사 패턴 출력 포트를 포함하는 것을 특징으로 하는 회로망.
  4. 제3항에 있어서, 상기 검사 패턴이 상기 선정된 카운터 싸이클 율에 무관한 비율로 회로망을 통해 직렬로 전송되는 것을 특징으로 하는 회로망.
  5. 제1항에 있어서, 상기 다수의 멀티플렉서(23,25,27,29 및 31)의 각각이 보유 입력 포트(I1)을 포함하고, 상기 다수의 레지스터(13,15,17,19 및 21)들중 상기 관련된 1개의 레지스터의 출력이 현재 레벨로 보유되고 상기 멀티플렉서 보유 입력 포트(I1)이 상기 레지스터 입력 포트에 접속될때 회로망이 보유 모우드로 동작되도록 상기 멀티플렉서 제어 논리 회로(32)는 각 멀티플렉서(23,25,27,29 및 31)의 출력 포트에 접속되게 하는 것을 특징으로 하는 회로망.
  6. 제1항에 있어서, 상기 카운터 엔에이블링 회로(33,35,37 및 39)가 1개의 멀티플렉서의 카운팅 입력포트에 접속되고 다수의 상기 멀티플렉서(23,25,27,29 및 31)의 출력 포트에서 선정된 신호의 존재에 응답하여 터미날 카운터 엔에이블 신호를 발생시키기에 적합한 터미날 카운트 엔에이블링 회로를 포함하는 것을 특징으로 하는 회로망.
  7. 제6항에 있어서, 상기 1개의 멀티플렉서가 터미날 카운트 클럭 펄스의 발생 이전에 상기 다수의 레지스터(13,15,17,19 및 21)들중 관련된 1개의 레지스터의 입력 포트에 상기 터미날 카운트 엔에이블 신호를 전송하는 것을 특징으로 하는 회로망.
  8. 제1항에 있어서, 상기 멀티플렉서(23,25,27,29 및 31)이 로드 입력 포트(I3)을 포함하고, 상기 회로 망이 상기 멀티플렉서(23,25,27,29 및 31)의 상기 로드 입력 포트(I3)에 데이타 신호를 전송하기 위한 병렬 로드 입력 회로를 포함하는 것을 특징으로 하는 회로망.
  9. 제8항에 있어서, 상기 회로망이 로드 모우드로 동작하기 위해 상기 멀티플렉서(23,25,27,29 및 31)이 상기 다수의 레지스터(13,15,17,19 및 21)들중 관련된 1개의 레지스터의 입력 포트에 상기 로드 입력 포트(I3)를 접속하도록 동작하는 것을 특징으로 하는 회로망.
  10. 출력 신호를 선정된 카운터 싸이클율로 발생시키고, 입력 포트 및 출력 포트, 및 검사 패턴 데이타 스트림 입력 포트(SI)를 갖고 있는 다수의 레지스터(13,15,17,19 및 21)을 갖는 다중-모우드 카운터 회로망의 동작을 검사하는 방법에 있어서, 선정된 수의 클럭 펄스가 발생할때 제1제어 조건에 응답하여 카운터 엔에이블 신호를 상기 다수의 멀티플렉서(23,25,27,29 및 31)의 각각의 카운터 입력 포트에 선택적으로 접속하는 단계, 제2제어 조건에 응답하여 검사 입력 신호를 상기 다수의 멀티플렉서(23,25,27,29 및 31)들중 하나의 멀티플렉서의 검사 패턴 입력 포트(I2)에 선택적으로 접속하는 단계, 제2제어 조건에 응답하여 각각의 상기 다수의 레지스터(13,15,17,19 및 21)의 신호 출력을 상기 다수의 멀티플렉서(23,25,27,29 및 31)들중 관련된 멀티플렉서의 상기 검사 입력 포트(I2)에 선택적으로 접속하는 단계, 제2제어 조건에 응답하여 상기 다수의 레지스터(13,15,17,19 및 21)들중 최소한 1개의 레지스터의 신호출력을 검사 패턴 출력 포트에 선택적으로 접속하는 단계, 제1제어 조건에 응답하여 상기 다수의 레지스터(13,15,17,19 및 21)들중 최소한 1개의 레지스터의 신호 출력을 카운터 출력 포트에 선택적으로 접속하는 단계, 상기 다수의 레지스터(13,15,17,19 및 21)이 카운팅 모우드로 동작하도록 제1제어 조건을 선택적으로 설정하고, 다수의 레지스터(13,15,17,19 및 21)이 검사 모우드로 동작하도록 제2제어 조건을 선택적으로 설정하는 단계, 및 상기 회로망이 상기 검사 모우드로 동작할때 상기 다수의 레지스터(13,15,17,19 및 21)의 각각을 통해 상기 검사 입력 신호를 직렬로 전송하는 단계를 포함하고, 카운터 회로망이 카운터 입력 포트(IO) 및 검사 패턴 입력 포트(I2)를 포함하는 다수의 입력 포트를 각각 갖고 있는 유사한 다수의 멀티플렉서(23,25,27,29 및 31)을 갖고 있고, 유사한 다수의 레지스터(13,15,17,19 및 21)들중 관련된 1개의 레지스터의 상기 입력 포트에 접속된 출력 포트를 갖고 있는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 선정된 카운터 싸이클율에 무관한 비율로 상기 다수의 레지스터(13,15,17,19 및 21)을 통해 상기 검사 입력 신호를 직렬로 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 다수의 레지스터(13,15,17,19 및 21)의 신호 출력이 동일하게 유지되도록 제3제어 조건에 응답하여 상기 다수의 멀티플렉서(23,25,27,29 및 31)의 입력 포트를 다수의 레지스터(13,15,17,19 및 21)의 출력 포트에 선택적으로 접속하는 단계, 및 제3제어 조건을 선택적으로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 병렬로 다수의 레지스터(13,15,17,19 및 21)내로 데이타가 로드되도록 제4제어 조건에 응답하여 다수의 멀티플렉서(23,25,27,29 및 31)의 입력 포트를 병렬 데이타 입력라인에 선택적으로 접속하는 단계, 및 제4제어 조건을 선택적으로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 제4제어 조건에 응답하여 상기 레지스터(13,15,17,19 및 21)의 각각의 출력 포트를 관련된 검사 출력 포트에 선택적으로 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제10항에 있어서, 다수의 멀티플렉서(23,25,27,29 및 31)의 각각의 로드 입력 포트에 병렬 데이타 입력 신호를 접속하는 단계, 다수의 레지스터(13,15,17,19 및 21)내에 선정된 데이타 패턴을 로드하는 단계, 다수의 레지스터(13,15,17,19 및 21)내에 검사 패턴을 로드하는 다수의 레지스터(13,15,17,19 및 21)을 통해 검사 패턴 및 데이타 패턴 로우드를 직렬로 쉬프트시키기 위해 검사 모우드로 다수의 멀티플렉서(23,25,27,29 및 31)을 작동시키는 단계, 및 검사 패턴 출력 포트로부터 직렬로 쉬프트된 데이타 패턴을 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 입력 포트, 클럭 포트 및 출력 포트를 각각 갖고 있는 다수의 레지스터(13,15,17,19 및 21), 및 검사 패턴 데이타 스트림 입력 포트(SI)를 포함하는 검사 가능한 카운터에 있어서, 다수의 레지스터(13,15,17,19 및 21)이 클럭 포트에서 수신된 클럭 신호에 응답하는 카운터로서 기능하도록 캐스케이드로 다수의 레지스터(13,15,17,19 및 21)의 출력 포트로부터 다수의 레지스터(13,15,17,19 및 21)들의 입력 포트로 신호를 게이트하고, 다수의 레지스터(13,15,17,19 및 21)들중 제1레지스터의 입력 포트로 검사 신호를 선택적으로 게이트하며, 상기 다수의 레지스터(13,15,17,19 및 21) 및 상기 다수의 멀티플렉서(23,25,27,29 및 31)이 클럭 신호에 응답하여 직렬 검사 데이타 패턴을 쉬프트하도록 직렬로 인터리브되기 위해 상기 제1레지스터의 출력 포트 내지 제2레지스터의 입력 포트에서 신호를 게이트하는 선택적으로 제어가능한 유사한 다수의 멀티플렉서(23,25,27,29 및 31), 및 다수의 레지스터(13,15,17,19 및 21)이 카운터로서 기능하도록 신호를 게이트하기 위해 다수의 멀티플렉서(23,25,27,29 및 31)를 제어하고, 그렇지 않으면 다수의 레지스터(13,15,17,19 및 21)이 직렬 검사 데이타 패턴을 쉬프트하도록 신호를 게이트하기 위해 다수의 멀티플렉서(23,25,27,29 및 31)을 선택적으로 제어하기 위한 제어 회로(32)를 포함하는 것을 특징으로 하는 검사가능한 카운터.
  17. 제16항에 있어서, 동일한 카운트가 클럭 신호의 각 수신시 레지스터들 내에 보유되게 하기 위해 다수의 멀티플렉서(23,25,27,29 및 31)이 다수의 레지스터(13,15,17,19 및 21)의 입력 포트에서 다수의 레지스터(13,15,17,19 및 21)의 출력 포트를 게이트하도록 제어 할 수 있고, 다수의 레지스터(13,15,17,19 및 21)이 동일한 카운트를 연속적으로 보유하도록 제어 회로가 다수의 멀티플렉서(23,25,27,29 및 31)을 게이트 신호로 제어하도록 동작하는 것을 특징으로 하는 검사 가능한 카운터.
  18. 제16항에 있어서, 다수의 멀티플렉서(23,25,27,29 및 31)이 다수의 레지스터(13,15,17,19 및 21)의 입력 포트에서 병렬 검사 데이타 패턴을 게이트할 수 있도록 제어할 수 있고, 제어 회로가 다수의 레지스터(13,15,17,19 및 21)에서 병렬 검사 데이타 패턴을 게이트하기 위해 다수의 멀티플렉서(23,25,27,29 및 31)을 제어하도록 동작하는 것을 특징으로 하는 검사 가능한 카운터.
KR1019880700164A 1986-06-18 1987-05-29 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법 KR910008920B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US06/875,895 US4745630A (en) 1986-06-18 1986-06-18 Multi-mode counter network
PCT/US1987/001240 WO1987007968A2 (en) 1986-06-18 1987-05-29 Multi-mode counter network
US875895 1992-04-29

Publications (2)

Publication Number Publication Date
KR880701409A KR880701409A (ko) 1988-07-27
KR910008920B1 true KR910008920B1 (ko) 1991-10-24

Family

ID=25366561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880700164A KR910008920B1 (ko) 1986-06-18 1987-05-29 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법

Country Status (14)

Country Link
US (1) US4745630A (ko)
EP (1) EP0272288B1 (ko)
JP (1) JPS63503481A (ko)
KR (1) KR910008920B1 (ko)
AU (1) AU593114B2 (ko)
CA (1) CA1279107C (ko)
DE (1) DE3784468T2 (ko)
DK (1) DK79288A (ko)
EG (1) EG18237A (ko)
ES (1) ES2006764A6 (ko)
GR (1) GR870808B (ko)
IL (1) IL82617A0 (ko)
NO (1) NO880632D0 (ko)
WO (1) WO1987007968A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4761801A (en) * 1986-06-18 1988-08-02 Hughes Aircraft Company Look ahead terminal counter
US4745630A (en) * 1986-06-18 1988-05-17 Hughes Aircraft Company Multi-mode counter network
US4839910A (en) * 1988-01-28 1989-06-13 North American Philips Corporation, Signetics Division Counter with glitchless terminal count indication
US4979193A (en) * 1989-04-26 1990-12-18 Advanced Micro Devices, Inc. Method and apparatus for testing a binary counter
US5301284A (en) * 1991-01-16 1994-04-05 Walker-Estes Corporation Mixed-resolution, N-dimensional object space method and apparatus
US5164968A (en) * 1991-10-15 1992-11-17 Loral Aerospace Corp. Nine bit Gray code generator
US5412795A (en) * 1992-02-25 1995-05-02 Micral, Inc. State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency
US5729754A (en) * 1994-03-28 1998-03-17 Estes; Mark D. Associative network method and apparatus
US5481580A (en) * 1995-01-26 1996-01-02 At&T Corp. Method and apparatus for testing long counters
US6055289A (en) * 1996-01-30 2000-04-25 Micron Technology, Inc. Shared counter

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US4092522A (en) * 1977-01-03 1978-05-30 Honeywell Information Systems Inc. 5-Bit counter/shift register utilizing current mode logic
JPS59115621A (ja) * 1982-12-22 1984-07-04 Toshiba Corp 論理回路
JPS59161131A (ja) * 1983-03-04 1984-09-11 Nec Corp 分周方式
DE3312687A1 (de) * 1983-04-08 1984-10-18 Siemens AG, 1000 Berlin und 8000 München Einrichtung zur pruefung von elektrische schaltkreise enthaltenden prueflingen
JPS609221A (ja) * 1983-06-28 1985-01-18 Sharp Corp テスト機能付分周回路
US4580137A (en) * 1983-08-29 1986-04-01 International Business Machines Corporation LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control
DE3375843D1 (en) * 1983-12-28 1988-04-07 Ibm Electrical-diagnosis method for a defect cell in a chain of cells of a shift register
US4621201A (en) * 1984-03-30 1986-11-04 Trilogy Systems Corporation Integrated circuit redundancy and method for achieving high-yield production
JPS6154713A (ja) * 1984-08-27 1986-03-19 Matsushita Electric Ind Co Ltd ゲ−トアレイ装置
JPS61133727A (ja) * 1984-12-04 1986-06-21 Fujitsu Ltd カウンタ故障分離回路
US4649539A (en) * 1985-11-04 1987-03-10 Honeywell Information Systems Inc. Apparatus providing improved diagnosability
US4745630A (en) * 1986-06-18 1988-05-17 Hughes Aircraft Company Multi-mode counter network

Also Published As

Publication number Publication date
CA1279107C (en) 1991-01-15
WO1987007968A3 (en) 1988-01-28
IL82617A0 (en) 1987-11-30
AU7486087A (en) 1988-01-12
EG18237A (en) 1992-10-30
GR870808B (en) 1987-07-20
WO1987007968A2 (en) 1987-12-30
DK79288D0 (da) 1988-02-16
NO880632L (no) 1988-02-12
EP0272288B1 (en) 1993-03-03
KR880701409A (ko) 1988-07-27
ES2006764A6 (es) 1989-05-16
EP0272288A1 (en) 1988-06-29
AU593114B2 (en) 1990-02-01
DE3784468T2 (de) 1993-09-23
JPS63503481A (ja) 1988-12-15
DK79288A (da) 1988-02-16
NO880632D0 (no) 1988-02-12
US4745630A (en) 1988-05-17
DE3784468D1 (de) 1993-04-08

Similar Documents

Publication Publication Date Title
KR0156547B1 (ko) 집적 회로용 검사셀
US4635261A (en) On chip test system for configurable gate arrays
US6861866B2 (en) System on chip (SOC) and method of testing and/or debugging the system on chip
EP1113279B1 (en) Lbist controller circuits, systems, and methods with automated maximum scan channel lentgh determination
EP0358365A2 (en) Testing buffer/register
JPS63182585A (ja) テスト容易化機能を備えた論理回路
US4566104A (en) Testing digital electronic circuits
US7539915B1 (en) Integrated circuit testing using segmented scan chains
KR910008920B1 (ko) 다중-모우드 카운터 회로망 및 이 회로망의 동작 검사 방법
JPS63263480A (ja) 半導体集積論理回路
US5077740A (en) Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing
US7707021B2 (en) Circuit emulation with state recovery
KR900008804B1 (ko) 선견 터미날 카운터 및 터미날 카운트 신호 발생 방법
US11017135B2 (en) Scan logic for circuit designs with latches and flip-flops
JP2778443B2 (ja) スキャンパステスト回路の最適化方法
KR0165105B1 (ko) 개량된 검사 회로
US5793777A (en) System and method for testing internal nodes of an integrated circuit at any predetermined machine cycle
US6628141B1 (en) Integrated circuit having a scan register chain
KR100571633B1 (ko) 내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터체인 회로부를 구비한 시스템-온 칩
JP2509685B2 (ja) 論理回路装置
EP0286920A2 (en) Method and apparatus for high accuracy measurement of VLSI components
JPS60187870A (ja) 半導体集積論理回路
JPH01257363A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19941011

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee