KR910002818B1 - Mes fet의 제조방법 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

MES FET의 제조방법
제1a도 내지 제1c도는 종래의 GaAs MES FET의 제조방법의 주요한 제조공정을 나타낸 단면도.
제2a도 내지 제2c도는 본 발명의 1실시예에 따른 GaAs MES FET의 제조방법의 주요한 제조공정을 나타낸 단면도.
제3도는 본 발명에서 소자분리를 위해 형성된 반도체에서의 분리도랑을 나타낸 단면도.
제4a도 및 제4b도는 본 발명의 다른 실시예에 따른 GaAs MES FET의 주요한 제조공정을 나타낸 단면도.
제5도, 제6도 및 제7도는 본 발명의 또 다른 실시예에 따른 GaAs MES FET의 주요한 제조공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : 반절연성 GaAs 기판 2, 22 : 제1금속막(쇼트키게이트전극)
3, 5, 6 : 이온주입영역 4 : 게이트전극상부
7 : 챈널활성층 8 : 소오스 N형 고농도층
9 : 드레인 N형 고농도층 10 : 게이트전극
11 : 소오스전극 12 : 드레인전극
23 : N형 GaAs 에피택셜층 24 : 제2금속막
25, 26 : N형 고농도층 형성영역 27 : 소오스 N형 고농도층
28 : 드레인 N형 고농도층 29 : 챈널활성층
30 : 소오스전극(레지스트막) 31 : 드레인전극
33 : 분리도랑 34 : 절연물
35 : 보호막
[산업상의 이용분야]
본 발명은 GaAs (Gallium Arsenide) MES(Metal-semiconductor) FET(Field Effect Transistor)의 제조방법에 관한 것으로, 특히 챈널활성층 및 게이트전극을 원자층레벨로 제어, 퇴적시키는 MES FET의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
GaAs MES FET의 GaAs 기판에서의 전자이동도가 Si기판에서의 전자이동도보다 크기 때문에 고속동작이 요구되는 고주파소자로서 또는 논리회로용 IC의 능동소자로서 폭넓게 이용되고 있지만, 더욱 더 개량된 GaAs MES FET의 제조방법이 요구되고 있다.
GaAs MES FET의 제조방법으로서는 여러가지 방법이 알려져 있지만, 그중 본 발명자등이 출원한 일본국 특원소 60-212201호에 개시되어 있는 제조방법의 요지에 대해서 제1a도 내지 제1c도를 참조하여 설명한다.
제1a도에 나타낸 바와 같이, 반절연성 GaAs 기판(1)의 전표면상에 쇼트키게이트전극으로 되는 제1금속막(2)을 증착시킨 다음에 제1금속막(2)을 투과하여 불순물(Si이온)을 GaAs 기판(1)내로 선택적으로 이온주입시켜 챈널활성층으로 되는 이온주입영역(3)을 형성한다.
다음에는 제1b도에 나타낸 바와 같이, 제1금속막(2)상에 제2금속막을 형성하고, 제2금속막을 선택적으로 에칭해서 게이트전극상부(4)를 형성한 다음에 이 게이트전극상부(4)를 마스크로 해서 제1금속막(2)를 투과하여 GaAs 기판(1)내의 소오스 및 드레인의 고농도층 형성영역에 불순물을 주입시켜서 2개의 N형 이온주입영역(5, 6)을 형성한다.
이어, 도시하지 않은 절연막을 전면에 증착시키고, 그 절연막과 제1금속막(2) 및 게이트전극상부(4)를 보호막으로 해서 어닐링(annealing)을 실시하여 상기 각 이온주입영역(3, 5, 6)의 활성화와 결정회복을 행한다. 그에 따라, 이온주입영역(3, 5, 6)이 각각 챈널활성층(7), 소오스 N형 고농도층(8) 및 드레인 N형 고농도층(9)으로 변경형성되게 된다. 그후, 게이트전극(10), 소오스전극(11) 및 드레인전극(12)을 GaAs 기판(1)상에 형성해서 소자형성공정을 종료하게 된다(제1c도 참조).
이와 같은 제조방법에서는 챈널활성층의 표면이 전공정이 진행되는 동안 제1금속막(2)에 의해 피복되어 있기 때문에, 산화나 유해이온등에 의해 오염, 열화되지 않게 되어 쇼트키 특성이나 FET 특성이 안정한 소자를 얻을 수 있게 된다. 또, 제1금속막(2)을 투과하여 이온주입을 행하게 되므로, 종래 방법에 비해 챈널링등의 영향이 적고 또 기판표면 근처에 캐리어분포가 고농도인 영역이 형성되어 상호 콘덕턴스 특성이 높고도 균일한 FET를 얻을 수 있게 되는 등의 이점이 있다.
상기한 제조방법에 있어서, 반절연성의 GaAs 기판(1)에 주입된 Si이온은 어닐링에 의해 활성화되어 유효한 도너이온으로 되지만, 고융점 금속계열인 쇼트키금속의 쇼트키장벽특성을 유지하는 범위내의 고온도(약 800℃∼850℃)로 어닐링시키더라도 가능한 주입이온의 활성화율이 50∼80%로 나쁘고, 활성화되지 않은 Si이온에 의해 챈널활성층에서의 전자의 이동도가 낮아지게 된다. 이것이 GaAs MES FET의 상호콘덕턴스(gm)를 저하시켜 고속성을 손상시키는 큰 요인으로 되고 있었다.
또, 일반적으로 결정기판에 주입된 불순물이온의 기판내의 분포는 LSS이론에 기초한 분포를 갖는 것으로 되어 있으나, 실제로는 챈널링등의 효과에 의해 분포가 변화하게 된다. 이것은 GaAs MES FET의 기판에도 적용되는 바, 미시적으로 볼 경우 웨이퍼내의 불순물 이온분포에 변동이 생기게 된다. 더욱이, GaAs와 같은 2원소의 기판에 주입된 Si이온의 동작은 모두 도너로 된다고는 할 수 없는 복잡한 동작을 하게 된다. 즉, 이온주입에 의해 챈널활성층을 형성하는 경우에는 챈널활성층의 두께와 불순물 농도분포를 항시 설정값으로 제어하는 것이 어렵게 된다.
GaAs MES FET의 종래의 제조방법(일본국 특원소 60-212201)에 의해 쇼트키장벽특성의 안정화등 각종 특성이 개선되었지만, MES FET의 제반 특성의 향상에 대한 요구는 대단히 크다. 특히 MES FET는 고속동작이 요구되는 소자로서 많이 이용되기 때문에, 그 동작속도 특성의 고속화는 대단히 중요하다. 또, 논리 IC의 고속능동소자로서의 이용이 증대되고 있지만, 이 경우에는 GaAs MES FET회로에서의 다이나믹레인지(하이레벨과 로우레벨의 전압차, 논리진폭)가 작으므로 임계치전압(Vth; Threshold voltage) 특성의 제어에 대해서는 대단히 정밀하고, 웨이퍼간 혹은 웨이퍼내에서 임계치전압(Vth)은 ±(50∼100)㎷이내로 제어하는 것이 요구된다. 즉, GaAs MES FET에 있어서는 동작속도특성과 임계치전압(Vth)의 제어성의 향상이 중요한 문제이고, 그 요구도 대단히 크다.
상기한 종래의 제조방법에서는, 챈널활성층은 반절연성 GaAs 기판(1)에 불순물을 이온주입함으로써 형성되지만, 주입된 불순물 이온의 활성화율이 낮고, 그 때문에 GaAs 결정의 특징인 큰 전자이동도가 낮아지게 되어 고속동작을 손상시키는 요인으로 되고 있다. 또, 임계치전압(Vth)의 대단히 정밀한 요구에 대해 현재의 이온주입기술로는 상기한 바와 같이 챈널활성층의 두께와 불순물 농도분포의 제어에 불안정동작이 남아 상기 요구를 충분히 만족시키지 못한다고 하는 문제가 있었다.
[발명의 목적]
이에 본 발명은 GaAs MES FET의 종래의 제조방법중 양호한 점은 계승시키고, 챈널활성층의 주입이온의 활성화율이 낮은 것과 활성층의 불안정성을 개선하며, GaAs MES FET의 동작속도의 향상과 임계치전압(Vth)제어의 요구를 만족시킬 수 있는 GaAs MES FET의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 MES FET의 제조방법은 다음의 4개의 공정으로 이루어진다.
제1공정은 원자층레벨로 제어하는 결정성장 기술에 의해 반절연성 GaAs 기판상에 1도전형(통상 N형이 많으므로, 이하 N형이라 한다)의 GaAs 에피택셜층을 형성하는 공정이다. 이 에피택셜층의 일부는 챈널활성층으로 되게 된다.
분자선 에피택시(Molecular Beam Epitaxy; 이하, MBE라 한다)나 유기금속화합물을 이용하는 분자선 에피택시(Metalorganic Molecular Beam Epitaxy; 이하 MO-MBE라 한다) 또는 유기금속화합물을 이용하는 화학기상성장법(Metalorganic Chemical Vapor Deposition; 이하 MO-CVD라 한다)에 의한 최근의 결정성장기술은 원자면 혹은 분자면을 1장씩 쌓아올리는 기술로 불리워지고도 있지만, 본 발명에서의 원자층레벨로 제어하는 결정기술은 이들의 방법에 의한 것으로 막두께를 수원자층이내의 단위로 제어할 수 있는 기술이며, 성장속도측정등에 의해 확인할 수 있는 것이다.
제2공정은 N형 GaAs 에피택셜층의 전표면에 제1금속막을 적층시키는 공정이다. 이 공정은 제1공정의 기술과 동일한 기술(장치포함)을 이용함과 더불어 제1공정에 연속해서 행해진다. 또, 이 제1금속막의 일부는 쇼트키전극으로 된다.
제3공정은 N형 고농도 불순물을 제1금속막을 투과하여 소오스 및 드레인의 N형 고농도층 형성영역에 선택적으로 이온주입시키는 소오스·드레인의 이온주입공정이다.
제4공정은 상기 이온주입후의 활성화어닐링을 실시하는 활성화어닐링공정이다. 이 공정은 제1금속막 혹은 제1금속막과 기타막(예컨대 제2금속막, 절연막)으로 이루어진 복합적층막을 상기 에피택셜층에 피착시킨 상태에서 행해진다.
[작용]
본 발명의 MES FET의 챈널활성층(N형 GaAs 에피택셜층)은 원자층레벨로 결정성장이 제어되기 때문에 그 층두께와 불순물 농도분포는 고정밀도로 형성되어 항시 일정한 챈널활성층을 얻을 수 있게 된다.
이 챈널활성층에 쇼트키게이트전극(제1금속막)을 피착시키기 위해 동일한 원자층레벨로 제어하는 결정성장기술을 이용하여 초고진공중에서 계속해서 행하기 때문에 게이트전극과 활성층의 쇼트키경계면에는 산화막이나 기타 유해불순물이 실질적으로 개재되지 않게 되고 격자결함에 기초한 불안정한 경계면준위도 극히 적어 항상 안정한 쇼트키장벽을 얻을 수 있게 된다.
소오스 및 드레인의 N형 고농도층 형성영역으로의 이온주입은 제1금속막을 투과하여 이루어지기 때문에 제1금속막은 이온주입시의 기판오염 방지용 보호막으로서의 작용을 갖게 된다. 또, 일반적으로 이온주입에 있어서 이온주입분포의 고농도영역은 주입면보다 약간 내측에 형성되기 때문에 제1금속막을 투과하는 이온주입에서는 N형 고농도층 형성영역의 표면근방에 고농도영역이 형성되어 결과로서 소오스 저항 및 드레인 저항은 낮아지게 된다.
이온주입후의 활성화어닐링공정은 적어도 제1금속막을 피착시킨 상태에서 이루어지기 때문에 어닐링공정에서의 상기 에피택셜층으로부터 As이온 펀치쓰루우(punch-through)방지에 대단히 큰 효과가 있다. 그러나, GaAs MES FET의 챈널활성층은 1000Å이하로 얇으므로 층두께의 변화는 임계치전압(Vth)에 직접 영향을 미치게 된다. 또, GaAs MES FET의 디지탈회로에서의 다이나믹레인지(논리진폭)는 작으므로 소자간에서의 임계치전압(Vth)의 변동도 ±(50∼100)㎷로 극히 좁은 허용범위가 요구되고 있다. 이 요구를 제어성 좋게 만족시키기 위해서는 (1) 챈널활성층의 불순물 농도의 분포 및 그 두께를 항상 일정하고 균일하게 하는 것, (2) 챈널활성층과 게이트전극의 경계면의 쇼트키장벽특성을 안정화시키는 것등의 2가지 점이 특히 중요하다, 이 때문에 원자층레벨로 결정성장을 제어할 수 있는 MBE와 MO-MBE 또는 MO-CVD법과 같은 결정성장의 방법에 의해 챈널활성층을 형성하게 된다. 이 방법은 상기 제(1)항의 요구를 달성하는데 가장 적합한 방법이다. 제(2)항의 경계면의 쇼트키장벽특성을 안정화시키기 위해서는 상기와 같이 MBE등의 방법으로 형성한 오염되지 않은 챈널활성층 표면에 이와 동일한 기술을 이용하여 계속해서 쇼트키 금속을 퇴적시키는 것이 가장 좋은 방법이다.
[실시예]
이하, 본 발명의 1실시예를 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2c도는 본 발명에 따른 GaAs MES FET의 제조방법의 주요한 공정을 설명하기 위한 소자의 단면도로서, 우선 비저항 10+7[Ω㎝] 이상을 갖는 반절연성의 GaAs 기판(21)상에 MBE, MO-MBE 또는 MO-CVD법의 결정성장장치를 이용하여 두께 1000Å이하의 N형 GaAs 에피택셜층(23)을 원자면을 1장씩 쌓아올리는 기술로 형성한다. 도너농도는 N형 GaAs 에피택셜층(23)의 두께와 임계치전압(Vth)의 목표값으로부터 결정되는 바, 1015내지 1018원자/㎠의 범위내로 설정되게 된다.
이어, 동장치에 의해 연속적으로 제1금속막(22)을 상기 에피택셜층(23)의 전표면에 두께 1000Å이하로 피착시키게 되는데, 금속막으로서는 예컨대 텅스텐규화물(WSix) 혹은 텅스텐질화물(WNx)과 같은 고융점 금속 계열의 화합물을 사용한다. 이 제1금속막(22)의 일부분이 차후의 공정에 의해 쇼트키게이트전극으로 되게 된다. 또, 차후의 소오스·드레인의 이온주입공정 및 그 활성화어닐링공정은 제1금속막(22)을 투과 및 피착시킨 상태에서 행하게 되는데, 제1금속막(22)의 두께는 상기 이온주입 공정을 안전하고 쉽게 하기위해 1000Å이하로 한다. 1000Å이하의 어떤 막두께를 선택하는 가는 피착시킨 제1금속막(22)이 차후의 공정에서의 반응성이온에칭(이하 RIE라 한다)의 스톱퍼로 되고, 또 상기 활성화어닐링시의 As이온 펀치쓰루우방지의 보호막으로 될 수 있는 막두께를 이용한다. 물론, 막두께가 충분히 균일화되어 핀구멍등이 발생하지 않는 막두께로 하는 것이 중요하다(제2a도 참조).
다음에는 제2b도에 나타낸 바와 같이, 제1금속막(22)의 게이트전극으로 되는 부분에 레지스트패턴(30)을 활성하고, 이것을 마스크로 하여 N형의 고농도 불순물을 제1금속막(22)을 투과하여 소오스 및 드레인의 N형 고농도층 형성영역(25, 26)에 선택적으로 이온주입시킨다.
그 다음에는 제1금속막(22)이 피착된 상태에서 이것을 보호막으로 하여 800℃전후의 온도로 어닐링해서 주입이온의 활성화와 결정회복을 행한다. 그에 따라, 소오스 및 드레인의 N형 고농도층(27, 28)이 형성됨과 더불어 챈널활성층(29)의 길이가 결정되게 된다. 여기서, 어닐링은 무캡어닐링(capless annealing) 혹은 캡어닐링(cap annealing)등에 의해 이루어지게 된다.
이어, 제1금속막(22)의 게이트전극으로 되는 부분에 레지스트등의 마스크를 취하고 RIE등의 장치를 이용하여 제1금속막(22)과 기타부분을 에칭해서 게이트전극(22)을 형성한다. 그후, 공지의 방법에 의해 소오스 및 드레인의 N형 고농도층(27, 28)과 저항성 접촉을 하는 AuGe계열의 저항성 금속을 피착시켜 소오스 전극(31) 및 드레인전극(32)을 각각 형성한 다음(제2c도 참조), 배선공정등을 실시하여 GaAs MES FET소자를 완성하게 된다.
GaAs IC의 경우에는 각 MES FET의 소자분리공정이 필요하지만, 이것은 제3도에 나타낸 바와 같이 GaAs 기판을 깊이 0.2μm정도 에칭제거하는 공정을 도입하여 분리도랑(33)을 형성하면 좋다. 만일 필요하다면 이 분리도랑에 절연물(34)을 매립시켜도 좋다.
MES FET에서는 게이트전극의 시트저항(sheet resistance)과 게이트전극용량의 곱에 비례하는 신호의 응답지연이 있는바, 예컨대 게이트전극재료인 WSix 또는 WNx는 비저항이 100∼200μΩ㎝이고, 보다 고속동작이 요구되는 경우에는 상기 지연을 무시할 수 없게 된다. 특히 게이트폭을 크게 해서 큰 전류를 얻고자 하면 게이트전극용량과 함께 지연도 증대되어 동작속도가 저하하게 된다.
그래서 상기 어닐링공정후에 있어서, 제1금속막의 게이트전극으로 되는 부분에만 제2금속막을 퇴적시키고, 게이트전극의 시트저항을 저감시켜 동작속도를 높이게 된다. 즉, 제4a도에 나타낸 바와 같이 제1금속막(22)의 전표면에 제2금속막(24)을 퇴적시킨 다음, 제4b도에 나타낸 바와 같이 제1및 제2금속막(22, 24)을 함께 게이트 가공한다. 이 제2금속막(24)은 비저항이 낮을수록 좋지만, AuGe저항성 전극형성시의 열공정(400∼450℃)에 의해 제1금속막인 쇼트키게이트전극(22)을 펀치쓰루우시키지 않는 것, 예컨대 W, Mo, Ti와 같은 고융점 금속이 좋다. 더욱이, 게이트전극의 시트저항을 낮게 할 필요가 있을 때에는 쇼트키게이트전극(22)의 위에 장벽효과가 강한 Ti막을 매개로 Pt나 Au등의 금속막을 피착시켜 적층구조로 해도 좋다. 제2금속막(24)은 반드시 단층구조에 한정되지 않고, 적층구조의 경우도 포함한다.
이어, 제2금속막(24)으로서 W, Mo, Ti등을 사용하게 되면 고온(800∼850℃)의 어닐링에도 견딜 수 있으므로, 상기 소오스·드레인의 이온주입 공정을 행한 다음에 제1금속막(22)의 전면에 제2금속막(24)을 적층시킨 후, 제1금속막(22)과 제2금속막(24)을 피착시킨 상태에서 활성화어닐링공정을 행하는 방법도 좋다. 이것은 활성화어닐링시의 보호막에 의해 As이온 펀치쓰루우의 방지효과가 강해지게 되기 때문이다. 더구나 어닐링시 제1금속막(22)과 제2금속막(24)을 적층시켜서 두꺼운 막으로 하게 되면 어닐링시의 막에 걸리는 스트레스(응력) 때문에 막이 벗겨지는 위험성이나 큰 스트레스에 의한 임계치전압(Vth)의 변동을 초래하는 악영향도 작용하게 된다.
이상 설명한 3개의 실시예에서는, 어느 것도 소오스 및 드레인의 고농도층과 게이트영역에는 마스크정합에 따른 여유가 필요하게 되어 웨이퍼의 크기가 커지게 된다.
그래서, 제1금속막(22)을 적층시키는 공정을 행한 다음에 제2금속막(24)을 적층시킨 후, 제1금속막(22)의 게이트전극으로 되는 부분에 적층된 제2금속막(24)만을 남기고 제2금속막(24)의 기타부분을 RIE법에 의해 예정시키게 된다. 그후, 소오스·드레인의 이온주입을 행한 다음에 활성화어닐링을 행하게 된다. 이때, 제2금속막(24)은 제1금속막(22)과 RIE법의 선택성이 있는 것이 좋다. 예컨대, Mo등을 사용한다. 이 방법에서는 게이트전극의 시트저항을 감소시켜 어닐링시의 챈널활성층으로부터의 As이온 펀치쓰루우의 방지효과도 좋고, 또 제1금속막(22)에 적층되는 제2금속막(24)도 게이트영역만으로 되어 어니링시의 스트레스도 경감되게 되므로 가장 바람직한 방법이다.
제5도 및 제6도에 이 방법의 실시예를 나타내고 있다. 제5도는 특허청구의 범위 제5항 기재의 실시태양을 설명하기 위한 것으로서, 제1, 제2금속막(22, 24)을 적층시킨 다음에 레지스트막(30)을 마스크로 하여 제2금속막(24)의 게이트전극으로 되는 부분을 남기고 제2금속막(24)의 기타부분을 RIE법에 의해 에칭시킨다. 그후, 제5도에 나타낸 바와 같이 제2금속막(24)과 레지스트막(30)으로 이루어지는 적층막을 마스크로 하여 소오스·드레인의 고농도층 형성영역(25, 26)에 이온주입을 행한다.
제6도는 특허청구의 범위 제6항 기재의 실시태양을 설명하기 위한 도면으로서, 제1, 제2금속막(22, 24)을 적층시킨 후, 더욱이 그 위에 절연막 예컨대 플라즈마 CVD법에 의한 실리콘질화막 또는 CVD법에 의한 실리콘산화막을 퇴적시킨다. 우선, RIE법에 의한 게이트전극상의 절연막을 남기고 기타부분의 절연막(34)을 에칭시킨다. 그 다음에 레지스트막을 제거한 후에 이번에는 절연막(34)을 마스크로 하여 RIE법의 가스를 다른 가스로 바꾸어 제2금속막을 게이트 가공한다. 그후, 제6도에 나타낸 바와 같이 제2금속막(24)과 절연막(34)으로 이루어진 적층막을 마스크로 하여 소오스·드레인의 고농도층 형성영역(25, 26)의 이온주입을 행한다.
제5도 및 제6도에 나타낸 방법중 어느 것을 선택하는가는, 상기 RIE가공에 있어서 제2금속막(24)의 물질에 따른 레지스트, 절연막등의 선택상으로부터 구분하여 사용한다. 제5도 및 제6도에 나타낸 방법에서는 공히 소오스·드레인의 N형 고농도층이 게이트전극에 대해 자기정합적으로 형성되게 된다. 이것은 상호 콘덕턴스(gm)의 증대를 초래하게 되므로 고속동작에 한층 더 효과가 있다.
이상 설명한 본 발명의 제조방법에 있어서의 활성화어닐링공정은, 금속막을 어닐링의 보호막으로 하여 아시노가스분위기(arsino gas 雰圍氣)에서 실시하는 소위 무캡어닐링(capless annealing)이 취해지게 된다. 이 경우에 금속막의 보호효과가 가장 커지게 된다. 또, 이 방법은 공정적으로 간편하지만 한편으로는 아시노가스(arsino gas)를 사용하기 때문에 위험성이 매우 높다.
이 때문에 제7도에 나타낸 바와 같이, 더욱 더 As이온의 펀치쓰루우를 방지하는 인을 포함한 이산화실리콘막, 비소를 포함한 이산화실리콘막 혹은 인과 비소를 모두 포함한 이산화실리콘막 또는 인이나 비소를 포함하지 않은 실리콘질화막을 보호막(35)으로서 제1, 제2금속막(22, 24)상에 더 적층시켜 어닐링시키는 소위 캡어닐링(cap annealing)이 취해지게 된다.
[발명의 효과]
본 발명의 GaAs MES FET의 제조방법에 있어서는 챈널활성층이 원자층레벨로 제어하는 결정성장기술에 의해 형성된다. 그에 따라, 종래의 GaAs 기판에 이온을 주입시켜 활성층을 형성하던 경우의 결정파괴나 주입이온의 저활성화율에 기인하는 전자이동도의 저하가 일어나지 않게 되고, 또 주입이온의 챈널링등의 효과에 의한 분포의 변동 혹은 주입된 Si이온의 복잡한 동작등에 의하여 발생되던 챈널활성층의 두께와 불순물 농도분포의 불안정성은 대폭적으로 개선되게 된다.
본 발명의 제조방법에 의하면, 챈널활성층의 두께와 불순물 농도는 항시 일정한 값으로 제어되어 불순물이 모두 도너로 되게 되므로, 결과적으로 소자의 상호 콘덕턴스(gm)를 종래보다 증대시켜 동작속도를 더욱 더 고속화시킬 수 있게 된다.
또, 본 발명의 제조방법에 있어서는 챈널활성층과 게이트전극의 금속막이 연속해서 초고진공도중에서 형성되게 되므로, 그 경계면에는 오염등의 이물질은 실질적으로 개재되지 않고, 불안정한 경계면준위도 대폭적으로 감소되어 항시 안정한 특성을 갖는 쇼트키장벽을 얻을 수 있게 된다. 이것은 항시 일정한 챈널활성층과 함께 소자간의 임계치전압(Vth)의 변동을 ±수십㎷ 범위내로 제어할 수 있게 했다.
또한, 제1금속막을 소오스·드레인의 고농도층형성의 이온주입에 보호막으로서 사용하여 이온주입과정에서의 오염을 방지하고, 더욱이 이막을 피착시킨 상태에서 어닐링공정을 행해 As이온의 펀치쓰루우를 방지하는 것은 종래기술의 좋은 점을 계승시킨 것이다.
이상 설명한 것으로부터 Vth의 제어성을 충분히 향상시킬 수 있고, 또 GaAs MES FET의 고속성을 보다 더 확보할 수 있게 된다.

Claims (8)

  1. 원자층레벨로 제어하는 결정성장기술에 의해 반절연성 GaAs 기판(21)상에 챈널활성층(29)으로 되는 부분은 포함한 1도전형의 GaAs 에피택셜층(23)을 형성하는 공정(제1공정)과, 상기 에피택셜층(23)을 형성시킨 다음에 즉시 원자층레벨로 제어하는 결정성장기술을 이용하여 상기 GaAs 에피택셜층(23)의 전표면에 쇼트키게이트전극으로 되는 부분을 포함한 제1금속막(22)을 적층시키는 공정(제2공정), 상기 제1금속막(22)을 투과하여 고농도인 1도전형의 불순물을 소오스 및 드레인의 고농도층 형성영역에 이온주입시키는 소오스·드레인의 이온주입공정(제3공정) 및, 최소한 상기 제1금속막(22)을 상기 에피택셜층(23)에 피착시킨 상태에서 상기 이온주입후에 실시하는 활성화어닐링공정(제4공정)으로 이루어진 것을 특징으로 하는 MES FET의 제조방법.
  2. 제1항에 있어서, 상기 활성화어닐링공정후에 제1금속막(22) 부분에만 게이트전극으로 되는 제2금속막(24)을 적층시키는 공정이 추가된 것을 특징으로 하는 MES FET의 제조방법.
  3. 제1항에 있어서, 상기 소오스·드레인의 이온주입공정을 행한 다음에 제1금속막(22)의 전표면에 제2금속막(24)을 적층시킨 후, 상기 제1 및 제2금속막(22, 24)을 피착시킨 상태에서 상기 어닐링공정을 행하는 것을 특징으로 하는 MES FET의 제조방법.
  4. 제1항에 있어서, 상기 제1금속막(22)을 적층시키는 공정과 소오스·드레인의 이온주입공정사이의 공정에 제1금속막(22)의 게이트전극으로 되는 부분에만 제2금속막(24)을 적층시키는 공정이 포함된 것을 특징으로 하는 MES FET의 제조방법.
  5. 제4항에 있어서, 상기 소오스·드레인의 이온주입공정에서 제1금속막(22)의 게이트전극으로 되는 부분에만 적층된 제2금속막(24)과, 이 제2금속막(24)상에 더 적층된 레지스트막(30)으로 이루어진 적층막을 마스크로 하여 소오스 및 드레인의 고농도층 형성영역의 이온주입을 게이트전극에 대해 자기정합적으로 행하는 것을 특징으로 하는 MES FET의 제조방법.
  6. 제4항에 있어서, 상기 소오스·드레인의 이온주입공정에서 제1금속막(22)의 게이트전극으로 되는 부분에만 적층된 제2금속막(24)과, 이 제2금속막(24)상에 더 적층된 절연막(34)으로 이루어진 적층막을 마스크로 하여 소오스 및 드레인의 고농도층 형성영역의 이온주입을 게이트전극에 대해 자기정합적으로 행하는 것을 특징으로 하는 MES FET의 제조방법.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 활성화어닐링공정이 아시노가스(arsino gas) 분위기중에서 어닐링시키는 무캡어닐링(capless annealing) 공정인 것을 특징으로 하는 MES FET의 제조방법.
  8. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 활성화어닐링공정은 이 공정전에 인이온과 비소이온중 최소한 하나의 이온을 포함한 실리콘산화막 또는 이들 이온을 포함하지 않은 실리콘질화막을 적어도 제1금속막(22)이 피착된 기판(21)상에 형성한 후 이들 산화막(35)을 보호막으로 하여 어닐링시키는 캡어닐링 공정인 것을 특징으로 하는 MES FET의 제조방법.
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