JPH0653241A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0653241A JPH0653241A JP4206352A JP20635292A JPH0653241A JP H0653241 A JPH0653241 A JP H0653241A JP 4206352 A JP4206352 A JP 4206352A JP 20635292 A JP20635292 A JP 20635292A JP H0653241 A JPH0653241 A JP H0653241A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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-
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Abstract
(57)【要約】
【目的】チャネル層上に熱的に安定な耐熱性金属膜を堆
積するとき、チャネル層表面に生じる損傷を防ぐ。 【構成】チャネル層２が形成されたＧａＡｓ基板１表面
に絶縁膜３を形成したのちゲート領域を開口する。つぎ
に電子ビーム蒸着法により第１の耐熱性金属膜４を堆積
する。つぎに絶縁膜１３を堆積したのち３５０〜５５０
℃で熱処理する。つぎに絶縁膜１３をパターニングした
のち、スパッタ法により第２の耐熱性金属膜５および比
抵抗の小さい金属膜６を堆積する。つぎにイオンミリン
グおよびドライエッチングを行なったのち、バッファー
ド弗酸を用いて絶縁膜１３を除去する。つぎに第１の耐
熱性金属膜４をエッチングしたのちレジストを剥離す
る。つぎに絶縁膜膜３をエッチングしてコンタクトを開
口したのちソース電極７およびドレイン電極８を形成す
る。
積するとき、チャネル層表面に生じる損傷を防ぐ。 【構成】チャネル層２が形成されたＧａＡｓ基板１表面
に絶縁膜３を形成したのちゲート領域を開口する。つぎ
に電子ビーム蒸着法により第１の耐熱性金属膜４を堆積
する。つぎに絶縁膜１３を堆積したのち３５０〜５５０
℃で熱処理する。つぎに絶縁膜１３をパターニングした
のち、スパッタ法により第２の耐熱性金属膜５および比
抵抗の小さい金属膜６を堆積する。つぎにイオンミリン
グおよびドライエッチングを行なったのち、バッファー
ド弗酸を用いて絶縁膜１３を除去する。つぎに第１の耐
熱性金属膜４をエッチングしたのちレジストを剥離す
る。つぎに絶縁膜膜３をエッチングしてコンタクトを開
口したのちソース電極７およびドレイン電極８を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特にＧａＡｓ（ガリウム砒素）をはじ
めとする化合物半導体を用いた電界効果トランジスタの
ゲート電極形成方法に関するものである。
製造方法に関し、特にＧａＡｓ（ガリウム砒素）をはじ
めとする化合物半導体を用いた電界効果トランジスタの
ゲート電極形成方法に関するものである。
【０００２】
【従来の技術】ショットキ障壁ゲート電界効果トランジ
スタ（以下ＭＥＳＦＥＴと記す）は金属と半導体との接
触により形成されるショットキ接合をゲート電極とする
簡単な構造である。優れた高周波特性を生かしてマイク
ロ波帯用低雑音増幅素子、高出力増幅素子、発振素子と
して実用化されている。
スタ（以下ＭＥＳＦＥＴと記す）は金属と半導体との接
触により形成されるショットキ接合をゲート電極とする
簡単な構造である。優れた高周波特性を生かしてマイク
ロ波帯用低雑音増幅素子、高出力増幅素子、発振素子と
して実用化されている。
【０００３】ＭＥＳＦＥＴの特性や信頼性を支配するシ
ョットキ接触のゲート電極として重要なことはφB （金
属側からみた障壁高さ）が大きいことである。φB はシ
ョットキ効果を除外して金属の仕事関数φm と半導体の
電子親和力χとの差φm −χで与えられる。実際には化
合物半導体表面に存在する多くの表面準位により表面で
のフェルミ準位が固定（ｐｉｎｎｉｎｇ）されてφB が
決まる。ＧａＡｓの場合は禁制帯中央よりも価電子帯近
くに固定されて、φB が０．７〜０．９Ｖと大きいので
容易にショット接合を形成することができる（例えば
「超高速化合物半導体デバイス」菅野卓雄監修、大森正
道編、培風館発行による）。
ョットキ接触のゲート電極として重要なことはφB （金
属側からみた障壁高さ）が大きいことである。φB はシ
ョットキ効果を除外して金属の仕事関数φm と半導体の
電子親和力χとの差φm −χで与えられる。実際には化
合物半導体表面に存在する多くの表面準位により表面で
のフェルミ準位が固定（ｐｉｎｎｉｎｇ）されてφB が
決まる。ＧａＡｓの場合は禁制帯中央よりも価電子帯近
くに固定されて、φB が０．７〜０．９Ｖと大きいので
容易にショット接合を形成することができる（例えば
「超高速化合物半導体デバイス」菅野卓雄監修、大森正
道編、培風館発行による）。
【０００４】そのほか界面再結合電流が小さいのでｎ値
（ｉｄｅａｌｉｔｙ ｆａｃｔｏｒ）が１に近い。ショ
ットキ接合の界面構造が熱的に安定で抵抗が小さい。半
導体基板との密着性が良く低応力で耐熱性があり、微細
加工が容易である。
（ｉｄｅａｌｉｔｙ ｆａｃｔｏｒ）が１に近い。ショ
ットキ接合の界面構造が熱的に安定で抵抗が小さい。半
導体基板との密着性が良く低応力で耐熱性があり、微細
加工が容易である。
【０００５】現在、最も多く用いられているゲート電極
材料はＡｌ（アルミニウム）である。Ａｌは比抵抗が小
さく耐熱性および信頼性が優れているうえ、電子ビーム
蒸着を用いたリフトオフ法により容易にゲート電極を形
成することができるからである。
材料はＡｌ（アルミニウム）である。Ａｌは比抵抗が小
さく耐熱性および信頼性が優れているうえ、電子ビーム
蒸着を用いたリフトオフ法により容易にゲート電極を形
成することができるからである。
【０００６】一方、Ａｌゲート電極はエレクトロマイグ
レーションを起し易い。近年特性向上にともない、サブ
ミクロン寸法のゲート長Ｌg が実用化されているが、Ａ
ｌゲート電極は信頼度が著しく低くなる。さらに表面に
自然酸化膜が生成して電気的接続が劣化するなどの問題
があって、Ａｌにかわる高信頼度金属材料の検討が進め
られている。
レーションを起し易い。近年特性向上にともない、サブ
ミクロン寸法のゲート長Ｌg が実用化されているが、Ａ
ｌゲート電極は信頼度が著しく低くなる。さらに表面に
自然酸化膜が生成して電気的接続が劣化するなどの問題
があって、Ａｌにかわる高信頼度金属材料の検討が進め
られている。
【０００７】つぎに従来のＧａＡｓＭＥＳＦＥＴの製造
方法について、図５（ａ）〜（ｄ）を参照して説明す
る。
方法について、図５（ａ）〜（ｄ）を参照して説明す
る。
【０００８】はじめに図５（ａ）に示すように、半絶縁
性ＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によってチャネル（動作）層２を形成したのち、
ＳｉＯ2 などからなる絶縁膜３を堆積してから選択エッ
チングしてゲート予定領域を開口する。
性ＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によってチャネル（動作）層２を形成したのち、
ＳｉＯ2 などからなる絶縁膜３を堆積してから選択エッ
チングしてゲート予定領域を開口する。
【０００９】つぎに図５（ｂ）に示すように、スパッタ
法によりショットキゲート電極となるＷ（タングステ
ン）、Ｍｏ（モリブデン）、ＷＳｉX （タングステンシ
リサイド）などからなる耐熱性金属膜１２を堆積させ
る。
法によりショットキゲート電極となるＷ（タングステ
ン）、Ｍｏ（モリブデン）、ＷＳｉX （タングステンシ
リサイド）などからなる耐熱性金属膜１２を堆積させ
る。
【００１０】さらにゲート抵抗を低減するため比抵抗の
小さいＡｕなどからなる金属膜６を堆積する。このとき
耐熱性金属膜１２と比抵抗の小さい金属膜６との間に、
相互拡散防止や密着性向上のためＴｉ（チタン）やＰｔ
（白金）などを挟むことがある。一般にＷＳｉX からな
る耐熱性金属膜１２の上に多層構造のＴｉ−Ｐｔ−Ａｕ
からなる比抵抗の小さい金属膜６が形成されることが多
い。
小さいＡｕなどからなる金属膜６を堆積する。このとき
耐熱性金属膜１２と比抵抗の小さい金属膜６との間に、
相互拡散防止や密着性向上のためＴｉ（チタン）やＰｔ
（白金）などを挟むことがある。一般にＷＳｉX からな
る耐熱性金属膜１２の上に多層構造のＴｉ−Ｐｔ−Ａｕ
からなる比抵抗の小さい金属膜６が形成されることが多
い。
【００１１】つぎに図５（ｃ）に示すように、レジスト
１０をマスクとしてイオンミリング法によりＴｉ−Ｐｔ
−Ａｕからなる金属膜６をエッチングしたのち、弗素系
のＣＦ4 ガスを用いたドライエッチングによりＷＳｉX
からなる耐熱性金属膜１２をエッチングする。
１０をマスクとしてイオンミリング法によりＴｉ−Ｐｔ
−Ａｕからなる金属膜６をエッチングしたのち、弗素系
のＣＦ4 ガスを用いたドライエッチングによりＷＳｉX
からなる耐熱性金属膜１２をエッチングする。
【００１２】つぎに図５（ｄ）に示すように、レジスト
１０を剥離したのち絶縁膜３にコンタクトを開口する。
つぎに真空蒸着法によりＡｕ−Ｇｅ−Ｎｉ系合金を堆積
してからパターニングしてソース電極７およびドレイン
電極８を形成して素子部が完成する。
１０を剥離したのち絶縁膜３にコンタクトを開口する。
つぎに真空蒸着法によりＡｕ−Ｇｅ−Ｎｉ系合金を堆積
してからパターニングしてソース電極７およびドレイン
電極８を形成して素子部が完成する。
【００１３】ＭＥＳＦＥＴの高周波特性を向上させるに
はゲート長Ｌg を短縮する必要がある。Ｌg を短くする
とゲート電極の断面積も小さくなってゲート抵抗Ｒg が
増大して電気的特性が低下する。そこで比抵抗の大きい
耐熱性金属膜を用いるときは、図５（ｄ）に示すように
比抵抗の小さい金属膜６の断面形状をＴ字型にしてＲg
の低減を図っている。
はゲート長Ｌg を短縮する必要がある。Ｌg を短くする
とゲート電極の断面積も小さくなってゲート抵抗Ｒg が
増大して電気的特性が低下する。そこで比抵抗の大きい
耐熱性金属膜を用いるときは、図５（ｄ）に示すように
比抵抗の小さい金属膜６の断面形状をＴ字型にしてＲg
の低減を図っている。
【００１４】
【発明が解決しようとする課題】耐熱性金属膜および比
抵抗の小さい金属膜をＴ字型に形成したゲート電極を有
するＭＥＳＦＥＴの高周波特性や信頼度には問題が残っ
ている。
抵抗の小さい金属膜をＴ字型に形成したゲート電極を有
するＭＥＳＦＥＴの高周波特性や信頼度には問題が残っ
ている。
【００１５】通常マグネトロンスパッタ法により熱的に
安定な耐熱金属を堆積させる。そのためゲート電極形成
領域とチャネル層との間にスパッタ損傷が生じて高周波
特性や信頼度を低下させる。
安定な耐熱金属を堆積させる。そのためゲート電極形成
領域とチャネル層との間にスパッタ損傷が生じて高周波
特性や信頼度を低下させる。
【００１６】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、半導体基板の一主面上にチャネル
層を形成したのち全面に絶縁膜を形成してから、ゲート
形成予定領域の前記絶縁膜をエッチングする工程と、蒸
着法により全面に第１の耐熱性金属膜を堆積したのち、
３５０〜５５０℃で熱処理する工程と、前記第１の耐熱
性金属膜の上に第２の耐熱性金属膜および比抵抗の小さ
い第３の金属膜を順次堆積する工程と、前記第３の金属
膜、前記第２の耐熱性金属膜および前記第１の耐熱性金
属膜をパターニングして前記第１の耐熱性金属膜、前記
第２の耐熱性金属膜および前記第３の金属膜からなるゲ
ート電極を形成する工程と、前記ゲート電極の外側の前
記絶縁膜をエッチングしたのち、ソース電極およびドレ
イン電極となるオーミック金属膜を形成する工程とを含
むものである。
ジスタの製造方法は、半導体基板の一主面上にチャネル
層を形成したのち全面に絶縁膜を形成してから、ゲート
形成予定領域の前記絶縁膜をエッチングする工程と、蒸
着法により全面に第１の耐熱性金属膜を堆積したのち、
３５０〜５５０℃で熱処理する工程と、前記第１の耐熱
性金属膜の上に第２の耐熱性金属膜および比抵抗の小さ
い第３の金属膜を順次堆積する工程と、前記第３の金属
膜、前記第２の耐熱性金属膜および前記第１の耐熱性金
属膜をパターニングして前記第１の耐熱性金属膜、前記
第２の耐熱性金属膜および前記第３の金属膜からなるゲ
ート電極を形成する工程と、前記ゲート電極の外側の前
記絶縁膜をエッチングしたのち、ソース電極およびドレ
イン電極となるオーミック金属膜を形成する工程とを含
むものである。
【００１７】
【作用】図４（ａ）にスパッタ法および電子ビーム蒸着
法によりタングステンを堆積したあとの熱処理温度とド
レイン電流変動量ΔＩd との関係を示す。ドレイン電流
変動量ΔＩd は直流動作時のドレイン電流と、ゲート電
極にＲＦ信号を印加した時のドレイン電流との差で定義
され、ゲート電極下の損傷による界面準位に依存するこ
とが明らかになっている。縦軸に熱処理前のドレイン電
流変動量ΔＩd に対する熱処理後のドレイン電流変動量
ΔＩd の比を示す。
法によりタングステンを堆積したあとの熱処理温度とド
レイン電流変動量ΔＩd との関係を示す。ドレイン電流
変動量ΔＩd は直流動作時のドレイン電流と、ゲート電
極にＲＦ信号を印加した時のドレイン電流との差で定義
され、ゲート電極下の損傷による界面準位に依存するこ
とが明らかになっている。縦軸に熱処理前のドレイン電
流変動量ΔＩd に対する熱処理後のドレイン電流変動量
ΔＩd の比を示す。
【００１８】図４（ａ）に示すように、スパッタ法では
６００℃の熱処理によりΔＩd の比が小さくなるのに対
して、電子ビーム蒸着法では６００℃の熱処理によりΔ
Ｉdの比が小さくなり、電子ビーム蒸着の損傷がより低
温で回復することがわかる。
６００℃の熱処理によりΔＩd の比が小さくなるのに対
して、電子ビーム蒸着法では６００℃の熱処理によりΔ
Ｉdの比が小さくなり、電子ビーム蒸着の損傷がより低
温で回復することがわかる。
【００１９】また図４（ｂ）にＳｉ（シリコン）をドー
プしたＧａＡｓエピタキシャル層のキャリア濃度の熱処
理温度依存性を示す。６００℃以上で熱処理すると電気
的特性が変化してキャリア濃度が低下するので、熱処理
温度は５５０℃以下に止めなければならないことがわか
る。
プしたＧａＡｓエピタキシャル層のキャリア濃度の熱処
理温度依存性を示す。６００℃以上で熱処理すると電気
的特性が変化してキャリア濃度が低下するので、熱処理
温度は５５０℃以下に止めなければならないことがわか
る。
【００２０】したがってチャネル層上に耐熱性金属膜を
堆積するには、電子ビーム蒸着法が優れていることが明
らかになった。
堆積するには、電子ビーム蒸着法が優れていることが明
らかになった。
【００２１】
【実施例】本発明の第１の実施例について図１（ａ）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
【００２２】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１表面にＳｉ（シリコン）をドープした
キャリア濃度３×１０17ｃｍ-3のエピタキシャル層から
なるチャネル（動作）層２を形成したのち、図示してい
ないが素子間分離領域のチャネル層２をメサエッチング
する。つぎに厚さ１５０ｎｍのＣＶＤ・ＳｉＯ2 からな
る絶縁膜３を堆積したのち、レジスト（図示せず）をマ
スクとしてＲＩＥ（反応性ドライエッチング）によりゲ
ート予定領域を開口してからレジストを剥離する。つぎ
に電子ビーム蒸着法により厚さ１５０〜２００ｎｍのＷ
（タングステン）からなる第１の耐熱性金属膜４を堆積
する。
性ＧａＡｓ基板１表面にＳｉ（シリコン）をドープした
キャリア濃度３×１０17ｃｍ-3のエピタキシャル層から
なるチャネル（動作）層２を形成したのち、図示してい
ないが素子間分離領域のチャネル層２をメサエッチング
する。つぎに厚さ１５０ｎｍのＣＶＤ・ＳｉＯ2 からな
る絶縁膜３を堆積したのち、レジスト（図示せず）をマ
スクとしてＲＩＥ（反応性ドライエッチング）によりゲ
ート予定領域を開口してからレジストを剥離する。つぎ
に電子ビーム蒸着法により厚さ１５０〜２００ｎｍのＷ
（タングステン）からなる第１の耐熱性金属膜４を堆積
する。
【００２３】つぎに図１（ｂ）に示すように、厚さ５０
０ｎｍのＣＶＤ・ＳｉＯ2 からなる絶縁膜１３を堆積し
たのち、３５０〜５５０℃で５〜６０分間の熱処理を行
なう。熱処理により電子ビーム蒸着工程でチャネル層２
表面のゲート予定領域に生じた損傷はほぼ完全に回復
し、チャネル層２と第１の耐熱性金属膜４との密着性が
向上する。つぎにレジスト（図示せず）をマスクとして
ＣＦ4 系ガスを用いたＲＩＥにより絶縁膜１３をエッチ
ングしたのちレジストを剥離する。
０ｎｍのＣＶＤ・ＳｉＯ2 からなる絶縁膜１３を堆積し
たのち、３５０〜５５０℃で５〜６０分間の熱処理を行
なう。熱処理により電子ビーム蒸着工程でチャネル層２
表面のゲート予定領域に生じた損傷はほぼ完全に回復
し、チャネル層２と第１の耐熱性金属膜４との密着性が
向上する。つぎにレジスト（図示せず）をマスクとして
ＣＦ4 系ガスを用いたＲＩＥにより絶縁膜１３をエッチ
ングしたのちレジストを剥離する。
【００２４】つぎに図１（ｃ）に示すように、スパッタ
法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ3 （タング
ステンシリサイド）からなる第２の耐熱性金属膜５を堆
積する。つぎにスパッタ法によりそれぞれ厚さ１０〜３
０ｎｍ、１０〜３０ｎｍ、３００〜５００ｎｍのＴｉ−
Ｐｔ−Ａｕ（チタン−白金−金）からなる比抵抗の小さ
い金属膜６を堆積する。
法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ3 （タング
ステンシリサイド）からなる第２の耐熱性金属膜５を堆
積する。つぎにスパッタ法によりそれぞれ厚さ１０〜３
０ｎｍ、１０〜３０ｎｍ、３００〜５００ｎｍのＴｉ−
Ｐｔ−Ａｕ（チタン−白金−金）からなる比抵抗の小さ
い金属膜６を堆積する。
【００２５】ここで第２の耐熱性金属としてＷ5 Ｓｉ3
を用いる理由は、熱的に安定でＧａＡｓとの界面の熱応
力が小さく、８５０℃までのφB 、ｎ値および界面構造
の変化が極くわずかであるからである。スパッタ法を用
いる理由は、すでにチャネル層２が第１の耐熱性金属４
で覆われているうえ、電子ビーム蒸着法ではＷ5 Ｓｉ3
を堆積することができないからである。
を用いる理由は、熱的に安定でＧａＡｓとの界面の熱応
力が小さく、８５０℃までのφB 、ｎ値および界面構造
の変化が極くわずかであるからである。スパッタ法を用
いる理由は、すでにチャネル層２が第１の耐熱性金属４
で覆われているうえ、電子ビーム蒸着法ではＷ5 Ｓｉ3
を堆積することができないからである。
【００２６】つぎに図１（ｄ）に示すように、レジスト
（図示せず）をマスクとしてイオンミリング法により比
抵抗の小さい金属膜６をエッチングしたのち、ドライエ
ッチングにより第２の耐熱性金属膜５をエッチングす
る。つぎにバッファード弗酸を用いて絶縁膜１３を除去
する。このときＷ5 Ｓｉ3 からなる第２の耐熱性金属膜
５やＴｉ−Ｐｔ−Ａｕからなる比抵抗の小さい金属膜６
はバッファード弗酸には侵されない。
（図示せず）をマスクとしてイオンミリング法により比
抵抗の小さい金属膜６をエッチングしたのち、ドライエ
ッチングにより第２の耐熱性金属膜５をエッチングす
る。つぎにバッファード弗酸を用いて絶縁膜１３を除去
する。このときＷ5 Ｓｉ3 からなる第２の耐熱性金属膜
５やＴｉ−Ｐｔ−Ａｕからなる比抵抗の小さい金属膜６
はバッファード弗酸には侵されない。
【００２７】つぎにＣＦ4 またはＳＦ6 ガスを用いたＲ
ＩＥにより第１の耐熱性金属膜４の不要部分を除去した
のちレジストを剥離する。つぎにＣＶＤ・ＳｉＯ2 膜３
をエッチングしてコンタクトを開口したのち、リフトオ
フ法によりＡｕ−Ｇｅ−Ｎｉからなるソース電極７およ
びドレイン電極８を形成してＧａＡｓＭＥＳＦＥＴの素
子部が完成する。
ＩＥにより第１の耐熱性金属膜４の不要部分を除去した
のちレジストを剥離する。つぎにＣＶＤ・ＳｉＯ2 膜３
をエッチングしてコンタクトを開口したのち、リフトオ
フ法によりＡｕ−Ｇｅ−Ｎｉからなるソース電極７およ
びドレイン電極８を形成してＧａＡｓＭＥＳＦＥＴの素
子部が完成する。
【００２８】つぎに本発明の第２の実施例について図２
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
【００２９】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１表面にチャネル層２を形成する。つぎ
にＣＶＤ・ＳｉＯ2 からなる絶縁膜３を堆積したのち、
ゲート予定領域を開口する。つぎに電子ビーム蒸着法に
より厚さ１５０〜２００ｎｍのタングステンからなる第
１の耐熱性金属膜４を堆積する。ここまでは第１の実施
例と同様である。
性ＧａＡｓ基板１表面にチャネル層２を形成する。つぎ
にＣＶＤ・ＳｉＯ2 からなる絶縁膜３を堆積したのち、
ゲート予定領域を開口する。つぎに電子ビーム蒸着法に
より厚さ１５０〜２００ｎｍのタングステンからなる第
１の耐熱性金属膜４を堆積する。ここまでは第１の実施
例と同様である。
【００３０】つぎに図２（ｂ）に示すように、厚さ１０
０〜３００ｎｍのＣＶＤ・ＳｉＯ2からなる絶縁膜１３
を堆積したのち、３５０〜５５０℃のＮ2 、Ｈ2 、Ａｒ
からなる雰囲気で５〜６０分間の熱処理を行なう。ここ
で絶縁膜１３を堆積しないで熱処理することもできる。
ただしＧａＡｓ基板１およびチャネル層２のストイキオ
メトリを保つため、ＡｓＨ3 （アルシン）を含む雰囲気
で熱処理する必要がある。つぎにバッファード弗酸を用
いて絶縁膜１３をエッチングする。
０〜３００ｎｍのＣＶＤ・ＳｉＯ2からなる絶縁膜１３
を堆積したのち、３５０〜５５０℃のＮ2 、Ｈ2 、Ａｒ
からなる雰囲気で５〜６０分間の熱処理を行なう。ここ
で絶縁膜１３を堆積しないで熱処理することもできる。
ただしＧａＡｓ基板１およびチャネル層２のストイキオ
メトリを保つため、ＡｓＨ3 （アルシン）を含む雰囲気
で熱処理する必要がある。つぎにバッファード弗酸を用
いて絶縁膜１３をエッチングする。
【００３１】つぎに図２（ｃ）に示すように、スパッタ
法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ3 （タング
ステンシリサイド）からなる第２の耐熱性金属膜５を堆
積する。つぎにスパッタ法によりＴｉ−Ｐｔ−Ａｕから
なる比抵抗の小さい金属膜６を堆積する。
法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ3 （タング
ステンシリサイド）からなる第２の耐熱性金属膜５を堆
積する。つぎにスパッタ法によりＴｉ−Ｐｔ−Ａｕから
なる比抵抗の小さい金属膜６を堆積する。
【００３２】つぎに図２（ｄ）に示すように、レジスト
（図示せず）をマスクとしてイオンミリング法により比
抵抗の小さい金属膜６をエッチングしたのち、ドライエ
ッチングにより第２の耐熱性金属膜５および第１の耐熱
性金属膜４をエッチングしたのちレジストを剥離する。
（図示せず）をマスクとしてイオンミリング法により比
抵抗の小さい金属膜６をエッチングしたのち、ドライエ
ッチングにより第２の耐熱性金属膜５および第１の耐熱
性金属膜４をエッチングしたのちレジストを剥離する。
【００３３】つぎにＣＶＤ・ＳｉＯ2 膜３をエッチング
してコンタクトを開口したのち、リフトオフ法によりＡ
ｕ−Ｇｅ−Ｎｉからなるソース電極７およびドレイン電
極８を形成してＧａＡｓＭＥＳＦＥＴの素子部が完成す
る。
してコンタクトを開口したのち、リフトオフ法によりＡ
ｕ−Ｇｅ−Ｎｉからなるソース電極７およびドレイン電
極８を形成してＧａＡｓＭＥＳＦＥＴの素子部が完成す
る。
【００３４】本実施例ではゲート電極が平坦なので、パ
ターン寸法の微細化が容易である。
ターン寸法の微細化が容易である。
【００３５】つぎに本発明の第３の実施例について図３
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
【００３６】はじめに図３（ａ）に示すように、半絶縁
性ＧａＡｓ基板１表面にＳｉをドープしたチャネル層２
を形成する。つぎに厚さ１５０ｎｍのＣＶＤ・ＳｉＯ2
からなる絶縁膜３を堆積したのち、レジスト（図示せ
ず）をマスクとしてＲＩＥによりゲート予定領域を開口
する。つぎに電子ビーム蒸着法により厚さ１５０〜２０
０ｎｍのタングステンからなる第１の耐熱性金属膜４を
堆積する。
性ＧａＡｓ基板１表面にＳｉをドープしたチャネル層２
を形成する。つぎに厚さ１５０ｎｍのＣＶＤ・ＳｉＯ2
からなる絶縁膜３を堆積したのち、レジスト（図示せ
ず）をマスクとしてＲＩＥによりゲート予定領域を開口
する。つぎに電子ビーム蒸着法により厚さ１５０〜２０
０ｎｍのタングステンからなる第１の耐熱性金属膜４を
堆積する。
【００３７】つぎに厚さ１００〜３００ｎｍのＣＶＤ・
ＳｉＯ2 からなる絶縁膜（図示せず）を堆積したのち、
３５０〜５５０℃のＮ2 、Ｈ2 、Ａｒからなる雰囲気で
５〜６０分間の熱処理を行なう。ここで絶縁膜を堆積し
ないで熱処理することもできる。ただしＧａＡｓ基板１
およびチャネル層２のストイキオメトリを保つため、Ａ
ｓＨ3 を含む雰囲気で熱処理する必要がある。つぎにバ
ッファード弗酸を用いて絶縁膜をエッチングする。つぎ
にスパッタ法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ
3 からなる第２の耐熱性金属膜５を堆積する。
ＳｉＯ2 からなる絶縁膜（図示せず）を堆積したのち、
３５０〜５５０℃のＮ2 、Ｈ2 、Ａｒからなる雰囲気で
５〜６０分間の熱処理を行なう。ここで絶縁膜を堆積し
ないで熱処理することもできる。ただしＧａＡｓ基板１
およびチャネル層２のストイキオメトリを保つため、Ａ
ｓＨ3 を含む雰囲気で熱処理する必要がある。つぎにバ
ッファード弗酸を用いて絶縁膜をエッチングする。つぎ
にスパッタ法により厚さ１００〜３００ｎｍのＷ5 Ｓｉ
3 からなる第２の耐熱性金属膜５を堆積する。
【００３８】つぎに図３（ｂ）に示すように、電子ビー
ム蒸着法またはスパッタ法により厚さ１０〜３０ｎｍ、
１０〜４０ｎｍ、２０〜５０ｎｍのＴｉ−Ｐｔ−Ａｕか
らなる比抵抗の小さい金属膜９を堆積する。この比抵抗
の小さい金属膜９はめっき用の導電パスとなる。つぎに
レジスト１０をパターニングする。
ム蒸着法またはスパッタ法により厚さ１０〜３０ｎｍ、
１０〜４０ｎｍ、２０〜５０ｎｍのＴｉ−Ｐｔ−Ａｕか
らなる比抵抗の小さい金属膜９を堆積する。この比抵抗
の小さい金属膜９はめっき用の導電パスとなる。つぎに
レジスト１０をパターニングする。
【００３９】つぎに図３（ｃ）に示すように、レジスト
（図示せず）をマスクとしてＡｕ（金）めっき層１１を
形成したのちレジストを剥離する。つぎにＡｕめっき層
１１をマスクとしてイオンミリング法により比抵抗の小
さい金属膜９をエッチングしたのち、ドライエッチング
により第２の耐熱性金属膜５および第１の耐熱性金属膜
４をエッチングする。つぎにレジスト１０を剥離する。
（図示せず）をマスクとしてＡｕ（金）めっき層１１を
形成したのちレジストを剥離する。つぎにＡｕめっき層
１１をマスクとしてイオンミリング法により比抵抗の小
さい金属膜９をエッチングしたのち、ドライエッチング
により第２の耐熱性金属膜５および第１の耐熱性金属膜
４をエッチングする。つぎにレジスト１０を剥離する。
【００４０】つぎに図３（ｄ）に示すように、ＣＶＤ・
ＳｉＯ2 膜３をエッチングしてコンタクトを開口したの
ち、リフトオフ法によりＡｕ−Ｇｅ−Ｎｉからなるソー
ス電極７およびドレイン電極８を形成してＧａＡｓＭＥ
ＳＦＥＴの素子部が完成する。
ＳｉＯ2 膜３をエッチングしてコンタクトを開口したの
ち、リフトオフ法によりＡｕ−Ｇｅ−Ｎｉからなるソー
ス電極７およびドレイン電極８を形成してＧａＡｓＭＥ
ＳＦＥＴの素子部が完成する。
【００４１】本実施例では金属膜９からなるめっき導電
パスの上に比抵抗の小さいＡｕめっき層１１が盛り上が
るように形成されるので、ゲート電極の断面積が大きく
なってゲート抵抗を低減することができる。
パスの上に比抵抗の小さいＡｕめっき層１１が盛り上が
るように形成されるので、ゲート電極の断面積が大きく
なってゲート抵抗を低減することができる。
【００４２】さらに第１〜３の実施例において電気的特
性を向上させるため、ソース・ドレイン電極７，８を形
成する前にバッファード弗酸を用いてＣＶＤ・ＳｉＯ2
からなる絶縁膜３をエッチングすることによりゲート容
量を低減させることができる。
性を向上させるため、ソース・ドレイン電極７，８を形
成する前にバッファード弗酸を用いてＣＶＤ・ＳｉＯ2
からなる絶縁膜３をエッチングすることによりゲート容
量を低減させることができる。
【００４３】
【発明の効果】電子ビーム蒸着法により第１の耐熱性金
属膜を堆積したのち、３５０〜５５０℃の温度で熱処理
してから第２の耐熱性金属膜を堆積する。つぎに比抵抗
の小さい金属膜を堆積したのち、不要部分の比抵抗の小
さい金属膜、第２の耐熱性金属膜および第１の耐熱性金
属膜をエッチングしてゲート電極を形成する。
属膜を堆積したのち、３５０〜５５０℃の温度で熱処理
してから第２の耐熱性金属膜を堆積する。つぎに比抵抗
の小さい金属膜を堆積したのち、不要部分の比抵抗の小
さい金属膜、第２の耐熱性金属膜および第１の耐熱性金
属膜をエッチングしてゲート電極を形成する。
【００４４】その結果、ゲート電極下のチャネル層に損
傷を生じることがなく、電気的特性が安定し、信頼度が
向上するという効果がある。
傷を生じることがなく、電気的特性が安定し、信頼度が
向上するという効果がある。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】（ａ）は熱処理前後のドレイン電流変動量の比
を示すグラフである。（ｂ）はＧａＡｓエピタキシャル
層のキャリア濃度の熱処理温度依存性を示すグラフであ
る。
を示すグラフである。（ｂ）はＧａＡｓエピタキシャル
層のキャリア濃度の熱処理温度依存性を示すグラフであ
る。
【図５】従来のショットキ障壁ゲート電界効果トランジ
スタの製造方法を示す断面図である。
スタの製造方法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ チャネル（動作）層 ３ ＣＶＤ・ＳｉＯ2 からなる絶縁膜 ４ 第１の耐熱性金属膜 ５ 第２の耐熱性金属膜 ６ 比抵抗の小さい金属膜 ７ ソース電極 ８ ドレイン電極 ９ 比抵抗の小さい金属膜 １０ レジスト １１ Ａｕめっき層 １２ 耐熱性金属膜 １３ ＣＶＤ・ＳｉＯ2 からなる絶縁膜 Ｌg ゲート長
Claims (1)
- 【請求項１】 半導体基板の一主面上にチャネル層を形
成したのち全面に絶縁膜を形成してから、ゲート形成予
定領域の前記絶縁膜をエッチングする工程と、蒸着法に
より全面に第１の耐熱性金属膜を堆積したのち、３５０
〜５５０℃で熱処理する工程と、前記第１の耐熱性金属
膜の上に第２の耐熱性金属膜および比抵抗の小さい第３
の金属膜を順次堆積する工程と、前記第３の金属膜、前
記第２の耐熱性金属膜および前記第１の耐熱性金属膜を
パターニングして前記第１の耐熱性金属膜、前記第２の
耐熱性金属膜および前記第３の金属膜からなるゲート電
極を形成する工程と、前記ゲート電極の外側の前記絶縁
膜をエッチングしたのち、ソース電極およびドレイン電
極となるオーミック金属膜を形成する工程とを含む電界
効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206352A JPH0653241A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタの製造方法 |
| US08/101,353 US5459087A (en) | 1992-08-03 | 1993-08-03 | Method of fabricating a multi-layer gate electrode with annealing step |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206352A JPH0653241A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653241A true JPH0653241A (ja) | 1994-02-25 |
Family
ID=16521895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206352A Pending JPH0653241A (ja) | 1992-08-03 | 1992-08-03 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459087A (ja) |
| JP (1) | JPH0653241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
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| US6218310B1 (en) * | 1998-05-12 | 2001-04-17 | Advanced Micro Devices, Inc. | RTA methods for treating a deep-UV resist mask prior to gate formation etch to improve gate profile |
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| FR2912549B1 (fr) * | 2007-02-08 | 2009-06-05 | Commissariat Energie Atomique | Procede de preparation d'une couche de germanium a partir d'un substrat silicium-germanium-sur-isolant |
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| US9640627B2 (en) | 2012-03-07 | 2017-05-02 | Cree, Inc. | Schottky contact |
| US9202703B2 (en) | 2012-11-05 | 2015-12-01 | Cree, Inc. | Ni-rich Schottky contact |
| US10559470B2 (en) * | 2018-01-22 | 2020-02-11 | Globalfoundries Inc. | Capping structure |
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| US4638551A (en) * | 1982-09-24 | 1987-01-27 | General Instrument Corporation | Schottky barrier device and method of manufacture |
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| JPS62262466A (ja) * | 1986-05-09 | 1987-11-14 | Toshiba Corp | Ｍｅｓ ｆｅｔの製造方法 |
| JPH0750737B2 (ja) * | 1987-03-02 | 1995-05-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH0279437A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02102544A (ja) * | 1988-10-12 | 1990-04-16 | Mitsubishi Electric Corp | 半導体装置 |
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1992
- 1992-08-03 JP JP4206352A patent/JPH0653241A/ja active Pending
-
1993
- 1993-08-03 US US08/101,353 patent/US5459087A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5459087A (en) | 1995-10-17 |
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