KR900007999B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 본 발명이 적용되는 반도체 메모리장치의 개통도.
제2a도 및 b도는 종래 회로의 일예도.
제3도는 제2도에 보인 종래의 회로의 동작을 설명하는 파형들을 나타낸 파형도.
제4도는 본 발명에 의한 회로의 일실시예를 나타내는 회로도.
제5도는 제4도에 보인 회로에 사용된 신호
Figure kpo00002
를 발생시키기 위한 회로의 일실시예를 나타내는 회로도.
제6 및 7도는 제4 및 5도에 보인 회로의 동작을 설명하는 파형들을 나타낸 파형도.
본 발명은 반도체 메모리에 관한 것으로 특히
Figure kpo00003
(기입 이네이블바 : Write Enable Bar) 신호와 같은 외부 제어신호를 수신하는 입력회로에 관한 것이다.
반도체 메모리장치의 입력회로는 외부전원에 연결될 수 있는 기준전위라인에 연결되고 TTL레벨에서
Figure kpo00004
(기입 이네이블바) 신호와 같은 외부제어신호를 수신하는 MOS트랜지스터로 구성된 것이다. 입력회로는 외부제어신호의 고레벨 또는 저레벨에 의해 반전된 MOS레벨신호를 출력시킨다. 반도체 메모리장치는 또한 기준전위 라인에 연결되며 출력단을 도통시켜줌으로서 저 또는 고레벨을 발생시키는 출력단 트랜지스터를 제공한다.
반도체 메모리장치의 외부제어신호로서 TTL레벨을 갖는
Figure kpo00005
(로우 어드레스 스트로브),
Figure kpo00006
(컬럼어드레스 스트로브),
Figure kpo00007
및
Figure kpo00008
와 같은 신호들은 장치내의 내부회로의 동작모드 또는 타이밍을 제어하기 위해 사용되며, 메모리 셀들은 이 신호들과 어드레스 신호들을 수신함으로서 억세스되며 그리고 판독 및 기입동작들은 메모리 셀들에 대해 수행된다. 본 발명은 이 외부제어신호들 특히
Figure kpo00009
신호에 대한 입력회로와 관련된다. 입력단자에 공급되는 TTL레벨신호를 수신하는 이 입력회로는 2.4V 이상의 고레벨과 0.8V 이하의 저레벨을 가지며, 또한 그 전압을 고레벨 전원전압 VCC(5V) 또는 저레벨 전원전압 VSS(OV)를 갖는 MOS레벨로 변환시켜서 레벨이 번환된후 출력된 신호들에 의해 특정한 동작모드를 수행하기 위한 클록발생기회로를 작동시킨다.
예를들어,
Figure kpo00010
신호가 H(고)레벨에 있을때 메모리는 판독모드상태에 있게되어 어드레스 신호들에 의해 선택된 메모리 셀내의 데이타를 외부로 판독시킨다.
상술한 바와같은 회로에서, 출력단 트랜지스터가 출력을 저 또는 고레벨로 만들도록 도통될때 비교적 대전류가 기준전위선으로 또는 그로부터 출력단 트랜지스터를 통하여 흐른다. 기준전위선을 형성하기 위한 배선이 저항성분을 갖기때문에 기준전위선의 전위레벨은 대전류가 출력단 트랜지스터를 통하여 그에 또는 그로부터 흐를때 상승 또는 하강한다.
다른한편, TTL레벨입력신호 예를들어
Figure kpo00011
신호는 외부 접지레벨에 대해 일정한 레벨 즉, 저레벨에 대해서는 0.8V 이하 그리고 외부접지레벨에 대한 고레벨에 대해서는 2.4V 이상의 레벨을 갖는다. 따라서 접지레벨의 유지되어야하는 장치의 내부기준전위 레벨이 출력단에서 대전류로 인해 상승할때 TTL 고레벨의 입력을 수신하는 입력단 트랜지스터는 도통될 수 없으므로 결국, 입력회로는 종종 뒤에 상세히 설명되는 바와같이 저레벨 출력을 출력시킬 수 없다. 입력회로는 출력이 L레벨에 있을때 기입모드가 동작하여 장치내부기입회로가 동작하여 메모리가 기입동작을 수행하는 것이 가능하다. 또한 기입회로는 래치작용을 제공하므로 결국 H레벨출력이 한번 발생될때마다 이것이 래치되어 기입오차가 발생될 우려가 있다.
입력 로직레벨이 상술한 경우와 달리 고레벨 전원전압에 의해 공급되는 기준전위 레벨에 대해 한정될때 출력단에 출력된 고레벨에 의해 달성된 장치내부의 기준전위선에서의 전위강하는 입력단에서 비슷한 오동작의 원인이 된다.
본 발명의 목적은 장치내부의 기준전위선의 전위가 출력전류에 의해 상승 또는 강하하게 될때조차 입력회로의 오동작방지는 물론 상술한 단점들을 제거하는데 있다.
상술한 목적은 전원으로부터 기준전위를 수신하도록 동작가능하게 연결되는 기준전위선과, 기준전위선에 연결되어 전원선에 공급될 기준전위에 관련하여 한정된 로직레벨을 갖는 외부입력신호를 수신하는 입력회로와, 출력을 외부 출력단자에 발생시키기 위해 기준전위선에 연결되는 외부출력단자를 갖는 출력회로와, 그리고 출력회로의 출력이 변동하는 동안 예정된 기간동안 입력회로의 외부 입력신호에 대한 반응을 억제시키기 위한 억제회로를 포함하며 또한 전원에 동작가능하에 연결되는 반도체 메모리장치를 제공하여 달성될 수 있다.
본 발명의 특징 및 장점들은 첨부된 도면을 참조하여 설명되는 다음 설명으로부터 명백히 이해될 수 있다.
제1도는 본 발명이 적용되는 반도체 메모리 장치의 개통도이다. 제1도에서,
Figure kpo00012
는 로우 어드레스 스트로브(raw address strobe)를 나타내며, CAS는 컬럼 어드레스 스트로브, AO내지 AN은 어드레스 입력단자들,
Figure kpo00013
는 기입 이네이블 바아(write enalbe bar)신호, DIN은 데이타입력 그리고 DOUT는 데이타 출력을 나타낸다. 또한 참조번호 1과 2는 클록발생기들, 3은 어드레스 버퍼들, 4와 5는 컬럼디코오더와 감지증폭기, 6은 로우 디코오더, 7은 기입클록발생기들, 8은 데이타 입력버퍼, 9는 데이타 출력버퍼, 10은 스토레이지 셀을 나타낸다. 클록발생기 1은 감지증폭기 5와 로우 디코오더 6을 동작시키기 위한 클록을 발생시키며, 그리고 클록발생기 2는 컬럼 디코오더 4, 기입 클록발생기 7 및 데이타 출력버퍼 9를 동작시키기 위한 클록을 발생시킨다. 반도체 메모리장치는
Figure kpo00014
,
Figure kpo00015
및
Figure kpo00016
와 같은 외부 제어신호들을 수신하며, 스토레이지 셀 10을 억세스시켜 그 셀에 대해 판독 또는 기입 동작을 수행한다.
본 발명은
Figure kpo00017
신호의 입력회로는 본 발명에 의한 전술한 오동작을 방지하기 위한 수단을 구비하고 있으며 일예를 들어 아래에 설명한다. 이 입력회로는 기입클록 발생기 7내에 포함되어 있어 TTL레벨 즉, 2.4V 이상의 고레벨과 0.8V 이하의 저레벨을 갓는
Figure kpo00018
신호를 수신한다. 입력회로에서 TTL레벨은 MOS레벨신호 즉, 고전원 Vcc(5V)의 고레벨, 저전원 Vss(0)의 저레벨을 갖는 신호로 변환되며, 또한 기입클록 발생기 7은 이 변환출력에 의해 동작된다.
Figure kpo00019
신호가 H(고)레벨에 있을때 메모리는 판독모드상태에 있으므로 어드레스신호들에 의해 선택된 메모리셀내의 데이타는 외부로 판독된다. 제2a도는 데이타 출력버퍼의 출력단과
Figure kpo00020
신호의 입력회로를 나타내며, 여기서 21은 입력회로, 22는 출력단을 나타낸다. 이 회로들은 전원의 고전위선 l1과 저전위선 l2에 연결되며, 후자는 TTL로직 레벨 시스템 내의 기준전위선으서 사용된다. 입력회로는 공핍형 MOS트랜지스터 Q1을 포함하며, 여기서 게이트와 소오스는 단락되어 있으며, 고양형 MOS트랜지스터 Q2는 트랜지스터 Q1에 직렬로 연결된다. 입력회로는 출력단으로서 직렬 연결된 지점 N1을 갖는 인버어터로서 형성된다. 입력
Figure kpo00021
신호가 트랜지스터 Q2의 게이트에 입력되어 입력신호가 H레벨로서 트랜지스터 Q2의 임계값을 초과할때트랜지스터 Q2는 도통되어 출력 즉, 노드 N1의 레벨은 L레벨(Vss)가 된다. 입력신호가 저레벨로서 트랜지스터 Q2의 임계레벨 이하가 될때 트랜지스터 Q2는 오프되어 출력은 H레벨(Vcc)가 된다. 이 임계레벨은 TTL 저 및 고레벨들간의 중간레벨 예,1. 6V에 세트된다.
출력단 22는 직렬로 연결된 고양형 MOS트랜지스터들 Q11,Q12를 갖는 출력회로와, 출력단자 DOUT와 그의 출력 구동회로 23으로서 사용되는 직렬 연결점을 포함한다. 출력구동 회로는 제2b도에 보인 바와같이 형성된다. 제2b도에서 트랜지스터들 Q13내지 Q18은 MOS트랜지스터들이며,
Figure kpo00022
및
Figure kpo00023
은 구동회로 23을 동작시키기 위한 세트 및 리세트 클록들이다. 셀 데이타 DB와
Figure kpo00024
는 감지증폭기 5(제1도에 보임)으로 부터 트랜지스터들 Q13와 Q15의 게이트에 각각 공급된다. 제2b도에서, 래치를 형성하는 트랜지스터들 Q17및 Q18과 리세트 트랜지스터들 Q14및 Q15이 제공되므로 회로는 안정화된 상태로 동작되므로 결국 이 트랜지스터들은 항상 필요한 것은 아니다.
세트클록
Figure kpo00025
가 상승하여 셀 데이타가 "1" 즉, DB=고 그리고
Figure kpo00026
=저일때 트랜지스터들 Q13과 Q14간의 노드 N11의 신호는 H(고)레벨이 되고 트랜지스터 Q15와 Q16간의 노드 N12신호는 L(저)레벨이 된다. 노드들 N11과 N12에서 이 신호레벨들은 래치가 리세트 클록
Figure kpo00027
에 의해 리세트 트랜지스터들 Q14와 Q16을 리세트시킬때까지 유지된다. 결과적으로, 트랜지스터 Q11은 도통되고 트랜지스터 Q12는 오프되므로 출력 DOUT(여기서 노드와 그의 레벨은 동일한 심볼로 보임)은 H레벨(Vcc)이 된다. 셀내의 데이타가 "0"이 되어 클록
Figure kpo00028
가 상승할때 구동회로 23의 출력신호 N12는 H가 되고, N11은 L이 되고, 트랜지스터 Q11은 오프되어 트랜지스터 Q12가 온되므로 출력 DOUT는 L레벨(Vss)가 된다. 따라서, 출력구동회로 23은 클록신호
Figure kpo00029
에 의해 판독된 데이타를 수신하여 리세트신호
Figure kpo00030
이 수신되어 출력회로를 연속으로 구동시킬때까지 그 데이타를 유지시켜준다.
트랜지스터 Q12는 도통되고 출력 DOUT가 L이 될때 전류는 경로 DOUT, Q12및 Vss를 따라 흐른다. 전원배선은 제2a도에서 R로 보인 저항성분을 포함한다. 출력단의 트랜지스터 Q12가 도통될때 상술한 경로를 따라 흐르는 전류가 비교적 커져서, 그에 의해 Vss의 배선 l2의 레벨이 Vss 즉, 상술한 저항성분에 의해 OV로부터 상승하는 현상이 발생된다. 제3도에서 Vss1은 Vss의 배선이 레벨에서의 이러한 상승을 나타낸다. 다른 한편,
Figure kpo00031
신호는 그것이 L레벨(Vin)을 나타낼때 0.8V 보다 약간 낮은 정도로 높일 수 있으며, TTL로직레벨 시스템내에서 고레벨(VIH)을 나타낼때 2.4볼트 보다 약간 더 큰 정도로 낮을 수도 있다. 입력 트랜지스터 Q2는 그의 게이트의 입력레벨과 그의 소오스에 인가된 내부 Vss레벨간의 차가 임계값 예, 1.6V를 초과할때만 도통될 수 있다. 그래서 만일 Vss의 배선 l2의 레벨이 상승할 경우, 트랜지스터 Q2는
Figure kpo00032
신호가 H레벨에 있을때조차 도통되지 않으므로 노드 N1이 L출력을 발생시키지 못하는 문제를 발생시킨다. 입력회로의 출력 N1이 L레벨에 있지않고 H레벨에 있을때 그것은 기입모드상태에 있으므로 장치내의 기입회로가 동작되어 메모리가 기입동작을 수행하는 것이 가능하다.
또한, 기입회로(도면에 도시안됨)는 래치작용을 제공하므로 결국, H레벨출력이 일단 발생되면 래치되어 기입에러가 발생한다.
본 발명은 이러한 결점들을 제거하므로
Figure kpo00033
입력회로의 오동작은 Vss의 배선 l2의 전위가 출력전류에 의해 상승되더라도 방지될 수 있다.
본 발명을 제4 내지 7도를 참조하여 설명한다. 제4도에 보인 바와같이 Q1과 Q2는 제2a도에 보인 바와 같이 입력회로내의 MOS트랜지스터들이며, 메모리 칩의 단자핀에 인가된
Figure kpo00034
신호는 트랜지스터 Q2의 게이트에 입력된다. 느드 N1의 출력은 기입 시스템내의 클록펄스 발생회로 31에 인가되어 여러가지 클록들이 발생되어 기입회로 32에 입력된다. RST는 회로 31내의 클록이 발생을 정지시키기 위한 리세트신호를 나타낸다.
본 발명에서는 트랜지스터 Q3를 입력회로 21내의 트랜지스터 Q2에 병렬로 연결하고 이 고양형 MOS트랜지스터 Q3의 게이트에
Figure kpo00035
신호를 입력시킨다. 신호
Figure kpo00036
는 (1) 구동회로 23의 입력신호
Figure kpo00037
와 동일하거나(2)
Figure kpo00038
-2와 함께 상승하는 신호로서 그후(전원의 기입 l2의 상승이 완료되는 시간에) 강하한다. 두 종류의 메모리가 존재하는데, 하나는 출력단 트랜지스터 Q1
Figure kpo00039
는 Q11이 도통(출력이 유지되는 상태)될때
Figure kpo00040
신호가 입력(또는 변화)될 경우조차
Figure kpo00041
신호가 수신되지 못하며 단지 출력 트랜지스터들 Q11과 Q12가 모두 오프될때만
Figure kpo00042
신호가 수신되는 것이며, 다른 하나는 출력단 트랜지스터 Q12또는 Q11이 도통될때조차
Figure kpo00043
신호가 수신되어 기입동작이 가능해지게 되는 것이다. 전자는 상술한 (1)로서 적용되며, 후자는 (2)로서 적용된다.
제5도는 상술한 (2)의
Figure kpo00044
를 발생시키기 위한 회로를 나타낸다.
제5도에서 Q21∼Q31는 MOS트랜지트서들로서 이들은 전원들 Vcc와 Vss간에 연결된다.
Figure kpo00045
와
Figure kpo00046
은 상술한 바와같이 구동회로 23에 공급되는 세트 및 리세트신호로서 본 회로에서 그들은 트랜지스터들 Q24와 Q26그리고 트랜지스터들 Q21, Q27및 Q28에 공급된다.
이제 동작을 제6도를 참조하여 설명한다. 신호
Figure kpo00047
가 상승하고
Figure kpo00048
이 강하할때 출력 DOUT는 이이 전술한 바와같이 강하한다. 그때까지 신호
Figure kpo00049
이 H이고,
Figure kpo00050
가 L일때 트랜지스터들 Q26및 Q29는 차단되며, 트랜지스터 Q31은 도통되고 신호
Figure kpo00051
은 L이 되어 트랜지스터들 Q22와 Q25는 차단된다. 또한 트랜지스터 Q23이 도통되기 때문에 트랜지스터 Q24는 도통되고, 신호
Figure kpo00052
가 L이기 때문에 신호
Figure kpo00053
또한 L이다. 캐패시터 C는 양측으로서 트랜지스터들 Q28과 Q29사이의 상호연결 노드에서 전원 Vcc로 부터 충전된다. 이상태에서 신호
Figure kpo00054
가 상승하고 신호
Figure kpo00055
이 강하할때 신호
Figure kpo00056
는 도통되는 트랜지스터 Q24을 통하여 신호
Figure kpo00057
와 함께 상승한다.
또한 트랜지스터들 Q27과 Q28은 차단되고 트랜지스터 Q26은 온되어 결국 노드
Figure kpo00058
의 전위는 상승한다. 따라서, 트랜지스터 Q31은 트랜지스터 Q29가 도통되어 신호
Figure kpo00059
가 L레벨에 유지될때까지 온상태에 유지된다.
트랜지스터 Q29가 도통될때 노드
Figure kpo00060
의 전위는 강하하며, 그다음 트랜지스터 Q31이 오프되고, 노드
Figure kpo00061
의 전위가 상승한다. 신호
Figure kpo00062
가 상승할때 트랜지스터 Q22및 Q25는 도통되어 노드
Figure kpo00063
의 전위는 강하하므로 신호
Figure kpo00064
역시 강하한다. 따라서 신호
Figure kpo00065
는 신호
Figure kpo00066
의 상승과 함께 상승한 다음 강하하므로 결국 임시로 발생된 펄스가 형성될 수 있다. 이 펄스의 발생주기는 캐패시터 C의 용량에 의해 세트될 수 있다.
제7도는 제6도와 마찬가지로 출력 DOUTVss등의 레벨변동을 나타내며 또한 신호
Figure kpo00067
의 폭이 레벨변동Vss1의 주기보다 더 크도록 선택됨을 나타낸다.
Vss선 l2의 레벨변동은 또한 메모리의 다른 회로에도 인가되기 때문에 그러한 레벨변동으로부터 영향을 받아 오동작을 할 가능성이 있는 다른 입력회로들에 상술한 바와같은 억제회로를 구비하는 것이 가능하다.
상술한 바와같이 본 발명에 의하면, Vss배선에서의 레벨변동으로 인한 외부제어신호 입력회로의 오동작이 방지될 수 있어 MOS메모리의 신뢰성의 향상에 기여할 수 있다.

Claims (2)

  1. 전원에 동작가능하게 연결되는 반도체 메모리장치에 있어서, 상기 전원으로부터 기준전위를 수신하도록 동작가능하게 연결되는 기준전위선(l2)과, 상기 기준전위(l2)에 연결되어 전원선에 공급될 기준전위에 관련하여 한정된 로직레벨을 갖는 외부입력신호(
    Figure kpo00068
    )를 수신하는 입력회로(21,Q1,Q2)와, 출력을 외부 출력단자(DOUT)에 발생시키기 위해 상기 기준전위선(l2)에 연결되는 외부출력단자(DOUT)를 갖는 출력회로(22,Q11,Q12)와, 그리고 상기 출력회로의 출력이 변동하는 동안 예정된 기간동안 상기 입력회로의 상기 외부입력신호(
    Figure kpo00069
    )에 대한 반응을 억제시키기 위한 억제회로(Q3)를 포함하는 전원에 동작가능하게 연결되는 반도체 메모리장치.
  2. 제1항에서, 상기 입력회로(21,Q1,Q2)는 상기 외부입력신호(
    Figure kpo00070
    )로서 TTL레벨을 갖는 기입 이네이블 바아신호를 수신하여 MOS레벨을 갖는 상기 기입 이네이블 바아신호의 반전된 신호를 출력시키는 MOS트랜지스터(Q2)를 제공하며, 상기 출력회로는 기준전위선(l2)에 연결되는 출력단 트랜지스터(Q12)를 제공하여 상기 출력단 트랜지스터(Q12)가 도통됨에 의해 저레벨 출력을 출력시키며, 그리고 상기 억제회로(Q3)는 상기 입력회로(21)에서 상기 MOS트랜지스터(Q2)와 병렬로 연결되어 상기 출력 트랜지스터(Q12)가 도통하는 소정기간동안 도통되는 트랜지스터에 의해 형성되는 것이 특징인 반도체 메모리장치.
KR1019850008230A 1984-11-05 1985-11-05 반도체 메모리 장치 KR900007999B1 (ko)

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