KR900006772B1 - 반도체층을 통한 전기적 단락이 없는 반도체 장치와 그 제조방법 - Google Patents

반도체층을 통한 전기적 단락이 없는 반도체 장치와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체층을 통한 전기적 단락이 없는 반도체 장치와 그 제조방법
제1도는 종래 기술의 태양전지를 보인 개략 단면도.
제2a도-제2d도는 본 발명 실시형태의 제조과정을 보인 개략 단면도.
제3도는 시간과 효율 사이의 관계를 보인 그래프.
제4a도-제4d도는 본 발명의 다른 실시형태를 보인 개략 단면도.
제5도는 본 발명 다른 실시형태의 등가 회로도.
제6도는 증가하는 역바이어스 전압에 대한 역바이어스 전류의 기울기를 보인 그래프.
제7a도-제7d도는 본 발명의 또다른 실시형태를 보인 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 투과성기판(유리기재) 1 : 제1전극(투명전도성 필름층)
3 : 반도체층 4 : 제2전극
4' : 금속층(하부전도층) 4'' : 투명전극(상부 전도층)
6,6' : 간극 7,7' : 절연체
11,31 : 광전지 12 : 연결부
23 : 제너다이오우드 24 : 전원
25 : 다이오우드
본 발명은 반도체 장치와 반도체 장치의 성능이 개선되는 그 제조방법에 관한 것이다.
특히 본 발명은 반도체 장치의 제조과정 중에 발생되는 핀홀 또는 다른 간극에 의한 전기적인 단락과 분류의 효과가 원인이 되는 결점을 제거하기 위한 방법에 관한 것이다.
최근에 비결정질의 반도체 합금을 토적시키기 위한 장치를 개발하는데 상당한 노력을 기울여 왔으며, 이들 비결정질의 반도체 합금을 퇴적시키기 위한 장치들은 비교적 넓은 면적에 반도체 합금을 퇴적시킬 수 있으며, 이들에 대응하는 결정질의 물질과 동등하게 광전분야 또는 다른 분야에서 p-i-n 및 다른 형태의 장치를 생산하기 위하여 p-형 및 n-형 물질을 형성하도록 도핑될 수 있다.
이러한 장치로서는 일본 공개 특허공보 소 55-4994, 소 55-124274, 소 56-13777, 소 56-13778 및 소56-13779에 기술된 바와 같은 광전지가 있다.
종래기술의 광전장치의 한예가 제1도에 도시되어 있다. 이 도면에서, 투명의 전도성 필름(2)이 유리기재(1)에 형성되고 기재(1)의 상부에 마스크가 정렬된다.
반도체층(3)이 기재(1)와 전도성 필름(2)상에 퇴적되고 이들 사이에서 마스크는 기재(1)의 상부에 정렬된다. 또한 전도성 필름(2)과 반도체층(3)을 갖는 기재(1)상에 마스크를 갖는 제2전극의 형태로 알루미늄층(4)이 형성된다.
상기 알미늄층은 스퍼터링(sputtering)법을 사용한 경우, 특별히 가열하지 않고 플라스마에 의한 자연 가열만하여 기판의 온도는 약 300℃이하이며, 반응실의 압력은 약 3×10-3토르(Toor)로써, 전원은 D.C.200W로 한다.
도면에서 인용부호 31과 11은 각각 광전지를 나타난다. 두 전지(31)(11)는 연결부(12)에 의하여 직렬로연결되어 있다. 이 연결부(12)에서, 제2전극(38)은 제l전극(37)과 접촉되어 있다. 비록 이 도면에서는 두개의 연결부만 있는 것으로 나타나 있으나, 다수의 광전지가 이들에 의하여 상호 직렬로 연결된다.
집적 광전장치는 제3도에서 보인 바와같이 10시간 동안 l50℃에서 열처리한 후에는 품질이 떨어지는 경우가 있다. 이와같이 품질이 띨어지는 이유는 알루미늄층(4)과 반도체층(3)사이의 반응에 의한 것이다.
이러한 장치는 고온의 영향을 받기 쉬운 옥외 사용용으로는 적합치 않다. 이러한 불리한 반응이 이루어지지 않도록 하기 위하여 알루미늄 전극의 하측에 ITO 필름과 같은 전도성 투명층으로 구성된 제2전극으로이중층의 전극이 사용되는 바, ITO 필름은 알루미늄층 또는 반도체층과 반응치 않는다. 그러나, 전도성의 투명전극은 제조과정중에 나타나는 핀홀, 간극등의 결함을 포함하는 반도체에 정교하게 퇴적되는 경향이 있다.
이러한 결함부위에서 투명전극은 그 자체로서 또는 제조후에 어떤 영향하에 단락전로를 구성한다. 따라서1cm×4cm와 같이 협소한 변환 영역을 갖는 광전 장치만이 현재 유통될 수 있을 뿐이다. 비결정질 반도체광전장치내에서 단락전로를 제거하기 위한 시도로서는, 장치에 역바이어스를 가하는 것이 있다.
이와같이 역바이어스를 가하면 많은 전류가 단락전로를 통하여 흘러서 이 단락전로를 국부적으로 가열하게 되는 원인이 된다. 이와같이 국부 가열을 단락전로의 영역에서 비결정질 반도체를 결정화하여 단락전로의 저항을 높여주는 결과가 된다. 그러나 이러한 방법은 많은 제한이 있다. 단락전로의 저항이 집중된 전류에 의하여 어느 정도 중가되는 반면에 가열되지 않은 비결정질 반도체 장치 영역의 저항보다 낮게 된다.
따라서, 단락전로는 제거되지 않고 다만 이들의 저항이 제한된 범위내에서 변화될 뿐이다. 또한 이들의 방법은 현재 대부분 단락전로의 원인이되는 기재 표면 뷸균일성으로부터 기인되는 단락전로를 제거하는데 효과적이지 못하며, 특히 확산배면 반사기를 형성하는 거친 기재표면을 갖는 광역장치에서는 더욱 비효과적이다.
본 발명의 목적은 개선된 반도체 장치와, 불리한 회로단락이 효과적으로 제거되는 반도체 장치를 제조하기 위한 방법을 제공하는데 있다.
본 발명의 다른 목적은 개선된 반도체 장치와 간단한 과정으로 불필요한 분류가 제거되는 등 반도체 장치를 제조하기 위한 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 거칠고 넓은 면적에서도 단락전로가 구성되지 않고 설계될 수 있는 개선된 반도체 장치를 제공하는데 있다.
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
제2a도-제2d도는 본 발명의 실시형태를 보인 것이다. 이 도면에서 투명전극이 예를 를어 두께 1.2mm×길이 10cm×폭 10cm의 유리판으로 된 투명기재(1)상에 형성되고 패턴화 되어 있다.
투명전극(2)은 진공에서 CVD방법, LPCVD방법, 스프레이방법 또는 스퍼터링 방법에 의하여 200-400Å두께의 SnO2층으로 중복된 1500Å두께의 ITO층, 500Å두께의 Sn3N4층으로 중복된 1500Å두께의 ITO층, 또는 SnO2또는 Sn3N2로 만들어진 1500-2000Å두께이며, 할로겐이 도핑된 투명층으로 되어 있다.
이와같은 다층구조에는 투명전극(2)을 위한 패턴이 형성되는 YAG레이저로부터 1.06μm파장 길이 또는0.53μm파장 길이가 기재 1의 상측부 또는 하측부에서 조사된다. 10cm길이와 50μm폭의 홈(13)은 인접한 전지사이의 격벽의 패턴화에 의해 형성되고, 각 홈은 10-20mm의 폭을 갖는다.
이 층의 상부에는 플라즈마 또는 포트 CVD 방법으로 두께 0.2-1.0μm두께, 대개는 0.5-0.7μm두께의 p-n 또는 p-i-n 접합을 갖는 비단결정층(3)이 형성된다.
예를 들어 이 비단결정층은 p-i-n접합으로서 50-150Å두께의 p-형 반도체층(Si×O1-x: 1
Figure kpo00001
X
Figure kpo00002
O), 0.4-0.9μm두께의 본질성 비결정질 또는 본질성 반비결정질 실리콘 반도체층과, 200-500Å두께의 결정질층으로 구성된다.
반도체층(3)에는 제조과정중 반도체층(3)에 박편이 떨어져 본의 아니게 다수의 핀흘(6)(6,)이 형성된다. 100-1000배율의 현미경으로 보았을 때에 10개의 필드에 약 2-4개의 결함이 관찰된다.
본 발명에 따라서, 핀홀(6)(6')은 절연체로 채워지고 메꾸어진다. 이와같은 충전방법은 이후에 상세히 설명될 것이다. 핀홀(6)(6')을 갖는 반도체층(3)은 모든 핀홀이 수지로 충전될 수 있도록 스핀너(spinner) 또는 코팅기에 의하여 광경화성 유기지로 피복된다.
유기수지는 토레이 인더스트리스 인코포레이티드에서 시판하고 있는 "포토니스(Photoneeth)"이거나 다른공지의 포로레지스트일 수 있다. 예를 들어 약 12CP의 포토니스가 10초동안 500rpm으로 스피닝하고 다시1시간 동안 85℃에서 예열한 후에 30초 동안 2000rpm으로 스피닝하여 반도체층(3)에 0.1-5.0μm의 두께로 도포된다. 유기층(3)은 유리기재(the glass substrate side)측으로부터 300-400나노미터(nm)의 파장을 갖는 자외선광(17)으로 조사된다.
자외선광은 반도체층에서 흡수되므로 반도체층(3)을 침투할 수 없는 반면에 수지가 충전된 핀홀(6)(6')이 선택적으로 경화된다. 환언컨데, 자외선광의 세기와 파장은 반도체층(3)이 마스크로서 적용할 수 있도록 선택된다. 그리고 경화되지 않은 수지는 공지의 세척방법으로 제거된다. 핀홀에서 경화된 나머지 수지는 소결 및 후경화에 의하여 화학적으로 안정화된다.
이와같이 하여 충전과정이 완료된다. 핀홀을 충전하는 과정이 완료된 후에, 제1전극(37)(37')에 대한 접근이 허용되도록 레이저 스크라이빙(laser scribing)으로 제2도에서 보인 바와같이 홈(13)에 인접하여 개방부(18)가 형성된다.
비록 도면에서는 개방부(18)가 기재(1)에까지 도달하였으나 제1전극(37)(37')이 개방부로부터 노출된다면 보다 얕게 형성될 수도 있다. 두개의 전도층(1')(14'')으로 구성되는 제2전극(4)이 라미네이트층에 퇴적되고 레이저 스크라이빙으로 형성되는 홈(20)에 의하여 부분으로 분리된다.
하부 전도층(4')은 그 두께가 300-1400Å이고, ITO, In2O3, SnO2또는 INT(질화인듐과 질화주석의 혼합물)로 만들어질 수 있다. 상부 전도층(4")은 그 두께가 300-5000Å이고, 알루미늄, 크롬 또는 은으로 된단일 또는 이중층일 수 있다. 예를들어 제2전극(4)은 1050Å두께의 ITO층상에 형성된 1000℃두께의 알루미늄으로 구성된다.
알루미늄층(4")은 기재내부로부터 입사되는 입사광선이 반사될 수 있는 내면에 형성된다. ITO층(4')은 반도체층과의 상호작용으로 알루미늄층이 부식되는 것을 방지하도록 배치된다. 이들 두 층은 300℃이하에서 전자빔 퇴적 또는 플라즈마 CVD방법으로 형성된다.
따라서 600-800nm의 파장을 갖는 광선이 전기로 전환될 수 있는 개선된 태양전지가 제공된다. n-형반도체와 근접하여 접촉토록하기 위하여 산화인듐 또는 질화인듐을 포함하는 투명한 인듐화합물 또는 혼합물이 투명층(4')으로서 적합한 것으로 고려된다.
p-형 반도체인 경우 효율이 높고 장시간 동안 신뢰성이 있는 점에 비추어 주석 화합물 또는 SnO2, Sn3N4와/또는 SbN의 혼합물이 적합하다. 투명전극(4')이 개방부 (18)에서 제1전극(2)과 접촉한다. 이러한 접촉에서는 단지 질화물과/또는 산화물의 헤테로-또는 호모-접합이므로 금속접합을 이루는 제1도에서 보인 종래 기술과는 같지 않게 150℃에서도 상호작용은 일어나지 않는다.
이와함께 이러한 다층구조의 전극(4)은 레이저 페턴형성에 특히 유리하다. 즉, 알루미늄 전극(4")은 레이저 광선의 조사하에서 용이하게 승화되고 기재로부터 멀리 알루미늄 전극을 옮기는 투명전극(4')의 레이저스크라이빙으로 일시에 패턴형성하므로서 제거될 있다. 질화규소(21)의 부동화막이 표로 CVD방법 또는 플라스마 증기퇴적으로 500-2000Å의 두께로 퇴적된다.
그리고 알루미늄 전극(4")에 인출선(5)이 연결된다. 이와같이, 폴리이미드, 폴리아미드, 캡톤 또는 에폭시와 같은 유기수지층(22)을 형성함에 따라 반도체 장치는 다수의 전지(31)(32)가 연결부(12)에 의하여 직렬로 연결된 광전변환 장치로 구성된다. 유기수지는 주로 인출전극(5)의 고정을 위하여 사용된다. 120cm×40cm크기인 하나의 장치, 60cm×40cm크기인 두개의 장치 또는 40cm×20cm크기인 6개의 장치가 NEDO규격에 따라서 120cm×40cm 판넬내에 일체로 포장된다. 10cm길이 ×10cm폭의 기재를 갖는, 상기 언급된 방법에 따라 제조된 태양전지로서 얻은 시험결과는 마음과 같다.
개방회로 전압 12.77V
충전 개수 0.574
단락회로 전류 69.0mA
변환 효율 7.46%
또한 충전 과정을 거치지 아니하고 다른 방법은 상기한 바와같이 유사하게 하여 제조된 태양전지로 얻은 시험결과는 다음과 같다.
Figure kpo00003
상기 데이타로부터 핀홀을 충전하는 방법이 태양전지를 보다 효율적인 것이 되도록함을 알 수 있다.
제3도는 대기조건하에서, 그러나 150℃에서 종래기술과 본 발명에 따른 태양전지의 신뢰도 시험에서 얻은 경과시간에 대한 표준효율의 기울기 좌표를 한 것이다. 곡선(25)은 제1도의 구조를 갖는 종래기술의 표준효율을 보인 것이다. 효율은 시간이 경과함에 따라 점점 떨어졌다.
종래기술의 장치에서, 알루미늄 전극(4)은 반도체층(3)에 접촉되었으며, 이러한 접촉부(12)에서는 앝루미늄 전극(4)와 접촉하는 산화주석층(37)이 있다.
이들 접촉은 알루미늄 전극(4)이 산화되도록 하며 전극(4)과 n-형 반도체층(3)사이에 상호작용이 이루어지도록 한다. 이 때문에 효율은 l0시간 이후에는 초기값의 50%이하로 떨어졌다. 한편, 곡선(26)은 핀홀과 다층구조의 전극(4)을 수지로 충전하고 피복한 본 발명의 실시형태에 대한 곡선이다. 이 구조에서는 산화물과 산화물간의 접촉이므로 접촉부(12)가 안정되고 신뢰 가능하다.
도면에 도시하지 않았으나 본 발명의 다른 주요 특징은 제품간에 특성의 변화가 적으므로 수율이 높은 점이다. 예를들어 10cm길이×l0cm폭의 10개 표본으로부터 얻은 효율 변화율은 0.27이었다.
제4a도-제4d도는 본 발명의 다른 실시형태를 보인 것이다. 1.2mm두께×10cm폭의 유리판과 같은 기재(1)상에 예를들어 200-400Å두께의 SnO2층상에 1500Å두께의 ITO층으로 된 다층구조의 필름 또는 할로겐이 도핑된 산화주석 또는 질화주석으로 된 투명필름과 같은 전도성 투명필름(2)이 형성되어 있다.
이 필름은 LPCVD방법, 플라스마 CVD방법, 스프레이 방법, 스퍼터링 방법, ECR방법으로 구성될 수 있다. 전도성 필름(2)은 마이크로 컴퓨터의 제어하에 YAG레이저로부터 방지되는 1.06μm의 파장 또는 0.53μm의 파장을 갖는 레이저 광선에 의하여 형성된 패턴화된 홈(12)에 의하여 다수의 부분으로 나누어진다. 패턴화된 홈은 10-20mm폭으로 구분되어진 각 파트에 의해 폭이 50μm이고 길이가 10cm이다.
이 필름위에 비단결정층이 p-n접합 또는 p-i-n접합으로 두께 0.2-1.0μm, 좋기로는 0.5-0.7μm로 형성된다. 양호한 실시예에서, 다층구조의 층은 50-150Å두께의 p-형 반도체층(Si×C1-X: 1
Figure kpo00004
X
Figure kpo00005
O), 0.4-0.9μm두께의 본질성 비결정질 또는 본질성 반결정질 실리콘 반도체층과, 200-500Å두께의 결정층으로 구성된다.
핀홀(6)(6')이 있는 반도체층(3)은 모든 핀홀이 스핀너 또는 코팅기에 의하여 수지로 완전히 충전되도록 광경화성 유기수지로 피복된다. 유기수지는 토오쿄 오카 쿄교 주식회사에서 시판되는 OFPR-800과 같은 양성형의 포토레지스터 또는 다른 공지된 포토레지스터일 수 있다.
예를들어, 포토레지스터가 5초 동안 500rpm에서 스피닝하고, 40분동안 85℃에서 예열한 후에 1시간 동안 2000rpm으로 스피닝하여 0.1-5.0μm두께로 반도체층(3)에 피복된다. 유기층에 포토레지스터측으로부터 300-400나노미터의 파장을 갖는 자외선광(17)으로 조사된다.
OFPR-800의 포토레지스터는 5초 동안 5mW/cm2의 자외선광을 조사하여 경화시키고 후 처리한다. 그러면 경화되지 않은 수지가 10분동안 순수한 물로 세척하는 공지의 세척방법에 의하여 제거된다. 핀홀에서 경화된 나머지 수지는 소결한 후 경화처리에 의하여 화학적으로 안정화된다. 예를들어, 이층은 1시간 동안 150℃에서 가열된다. 이와같이 하여 충전 과정이 완료된다.
핀홀을 수지로 충전하는 과정을 완료한 후에, 제1전극(37)(37')에 접근할 수 있도록 레이저 스크라이빙 방법에 의하여 제4b도에서 보인 바와같이 홈(13)에 인접하여 개방부(18)가 형성된다.
도면에서는 비록 이 개방부(18)가 기재(1)에까지 도달하였으나 제1전극(37)(37')이 개방부로부터 노출된다면 보다 얕게 할 수도 있다. 두 전도층(4')(4")으로 구성된 제2전극(4)은 다층구조의 중상에 퇴적되고 레이저 스크라이빙에 의하여 형성된 홈(20)에 의하여 부분으로 분리된다.
제2전극은 입사광선이 장치로부터 나갈 수 있는 ITO, In2O3, SnO2또는 ZnO로 된 300-500Å두께의 투명전도성층이다.
다른 한편으로, 제2전극은 투명전극에 퇴적되는 단일층 반사물질 필름과 같이 알루미늄, 크롬 또는 은으로 되거나 이중층 반사물질 필름과 같이 알루미늄과 니켈로된 반사물질을 형성될 수 있다.
이 실시형태에서 제2전극은 1050Å두께의 ITO층과, 100Å두께의 알루미늄층으로 구성된다. 이 전극은 반도체의 품질을 저하시키지 않기 위하여 300℃의 온도 이하에서 스퍼터링방법, 전자빔 퇴적방법 또는 플라즈마 CVD방법으로 형성될 수 있다.
제4d도는 제5도는 역바이어스 인가회로를 보인 것이다. 이 회로는 전원(24)과 다수의 제너(Zener) 다이오드(23)로 구성된다. 다이오드(23)의 각 인접한 것들의 사이와, 전원과 제1 또는 최종 다이오드 사이는 제1 및 제2전극이 각각 접촉되어 출력 전압이 장치를 구성하는 각 전지에 인가되는 역바이어스 전압으로 분할된다.
역바이어스 전압은 반도체층(3)의 p-i-n전압의 항복 전압보다 낮아야 한다. 이 때문에 역바이어스 전압은 전류가 반도체층(3)의 결함없는 부분을 통하여 흐르지 않게 한다. 또한 p-i-n접합의 파괴를 방지하기 위하여 제너 다이오드는 여러 전압분할 소자군으로부터 선택된다. 제너 전압은 p-i-n접합의 항복 전압보다 약간 낮게 선택된다.
제5도에서, 이 회로는 장치를 구성하는 다수의 전지를 포함하고, 이들 각각은 반도체층(3)에 해당하는것은 다이오드로 나타내고 결함(핀홀)에 해당하는 것은 저항으로 나타내었다.
제너 다이오드(23)는 다이오드와 저항에 병렬로 연결되어 다이오드(25)에 인가된 전압은 그 항복 이하로 유지된다. 바이어스 전압이 항복 전압보다 낮으므로 유기수지로 충전된 반도체층(3)의 핀홀 또는 결함에도 전류가 흐를때에 가열되는 전로가 된다. 동시에 전압은 완전히 핀홀과 결함의 연소로 단락된다. 연소가 용이하게 이루어지도록 하기 위하여 기재(1)는 사전에 반도체가 품질이 떨어지게 되는 온도 보다 낮은 온도, 대개는 150℃이하에서 반도체와 함께 가열된다.
상호 연결된 15개의 전기를 갖는 장치로 실험이 수행되었으며, 바이어스 전압은 120V로 선택되었다. 그결과 증가하는 역바이어스 전압에 대한 전류의 기울기를 제6도에 보인 바와 같이 있었다. 실험에서 역바이어스 전압은 0V로부터 120V로 증가되었다. 초기 누설 전류는 제6도의 부호 30-1의 위치에서 관찰되었다. 그러나 이 누설 전류는 집중전류의 흐름에 의한 연소로 치유되었다. 역바이어스 전압을 증가하있을 때에 다수의 전류 리플이 관찰되었다. 누설 전류의 크기는 역바이어스 전압이 높을때에 커졌다. 역바이어스 전압을 점 32로부터 강하시키므로서, 역바이어스 전류는 누설 전류없이 원할하게 강하되었다. 참고로 이와같이 처리된 장치에 증가된 역바이어스 전압이 인가되었다. 그러나 역바이어스 전류가 내전압까지 상승 될때에는 누설 전류가 관찰되지 않았다.
바이어스 인가회로를 제거한 후에 10cm×10cm기판상에 집적된 장치에 100mW/cm2(AM1)의 광선을 조사하였다. 이와같이 하여 얻은 특성은 다음과 같다.
개방회로 전압 12.934V
충전 계수 0.6641
단락 전류 79.34mA
전류밀도 17.290mA/cm2
효율 9.90%
제4도와 동일한 방법에 따라 제조되었으나 역바이어스 치유 처리없이 제조된 장치에서 다음과 같은 데이타 1를 얻었으며 충전 및 역바이어스 치유 처리없이 한 장치에서는 데이타 2를 얻었다.
Figure kpo00006
초기 실시형태에서 얻은 특징과 비교할 때에 역바이어스 전압을 인가하였던 장치는 그 특성이 보다 개선되었음을 알 수 있다. 그 이유는 역바이어스 치유처리가 수지와 반도체 사이의 화학적 반응으로 핀홀에 인접하여 안정된 절연체를 생성하여 효과적인 것으로 고려된다.
본 발명의 다른 실시형태가 제7도에 도시되어 있다. 이 실시형태에서, 방법은 이전의 실시형태의 방법과 유사하다. 따라서 상이한 구조부분에 대하여서만 설명하고 나머지 부분에 대하여서는 반복 설명을 않기로 한다.
기재(1)는 10-100μm 두께의 전도성 내열 스텐레스 포일(40)과, 스텐레스 포일(40)상에 에나멜(41)과 같은 내열성 유기수지 필름 또는 무기 필연체 필름으로 구성된다. 기재(1)상에는 제1전극(2)이 형성되고, 이는 예를들어 200Å두께의 크롬층, 1500Å두께의 알루미늄 층상의 200-400Å두께의 산화규소층, 1500Å두께의 알루미늄 층상의 500Å두께의 Sn3N4층, 또는 할로겐이 도핑된 산화주석 또는 질화주석으로 구성된 1500-2000Å두께의 투명 전도성 층으로 되어 있다.
기재상에는 예를들어 200-500Å두께의 n-형 반도체층, 0.4-0.9μm의 본질성 비결정질 또는 반비결정질 실리콘 반도체층과, 50-150Å두께의 p-형 반도체층(Si×C1-X: 0＜X＜1)으로 구성된 p-접합 또는 p-i-n-접합의 다층형 반도체가 형성된다.
그리고 충전 과정이 수행된 후에, 금속 마스크로 300-1400Å두께의 제2전극이 헝성된다. 제2전극은 ITO, In2O3, SnO2또는 INT(질화인듐 및 질화주석의 혼합물)과 같은 전도성의 투명물질로 되어 있다. 제l전극에 접근할 수 있게 형성된 홈(8)은 제1전극(2)의 표면까지만 도달하여 있고 여기에서 제2전극이 제1전극(2)과 접촉할 수 있다.
바이어스 인가 회로를 제거한 후에 10cm×10cm 판넬상에 집적된 장치는 100mA/cm2(AMI)의 광선으로 조사되었다. 이로써 얻는 특징은 다음과 같다.
개방회로 전압 12.618V
충전게수 0.672
단락 전류 79.710mA
전류밀도 17.371mA/cm2
효율 9.82%
역바이어스를 가하는 경화작용으로 반도체의 양측에 전도의 투명 산화물로 된 투명전극이 형성되도록 한다. 즉 반도체가 역바이어스 전압으로 연소될 때에 투명전극과 반도체 또는 절연체 사이에 화학반응이 일어나, 예를들어 산화규소와 같은 절연 산화물이 생성된다.
제7도와 동일한 방법에 따라 제조되었으나 역바이어스 경화처리 없이 제조된 장치로 다음의 데이타 1를 얻었으며, 충전과정과 역바이어스 경화처리 없이 하여 다음의 데이타 2를 얻었다.
Figure kpo00007
상기한 바와같이, 반도체층의 결함을 메꾸는 것만으로 광전장치의 성능이 현저히 개선되었으며, 그 시간에 대한 효율은 제3도에서 부호 27로 표시되었다.
도면에 설명되지는 않았으나 본 발명의 다른 중요 특징은 제품간의 특성 변화가 적어 수율이 높은 점이다. 예를들어 NEDO 규격에 따라 마련된 10cm길이×10cm폭의 10개 표본으로부터 얻은 효율의 변화는 0.195(x=9.63%) 였다.
이상 본 발명은 몇가지의 방법과 실시형태로서 설명되었으나, 본 발명의 기술분야에 숙련된 자이면 여러가지 변경이나 수정이 가능할 것이다.
본 발명은 예시된 실시형태로 제한되지 않으며, 첨부된 청구범위에 의하여서만 제한되어야 할 것이다. 변경 실시예는 다음과 같다.
반도체층은 단일 접합 구조대신에 다중 접합구조로 구성될 수 있다. 즉, 반도체층은 p-형 반도체(Si-C1-X), 본질성 비결정질 실리콘 반도체, n-형 실리콘 반도체, p-형 반도체(Si-C1-X), 본질성 반도체(Si-Ge1-X)와, 300-1000Å두께의 n-형 실리콘 반도체로 구성된 라미네이트 구조일 수 있다.
여기에서 X는 0
Figure kpo00008
X
Figure kpo00009
1, 예를 들어 X=0.5이다. 홈을 형성하기 위하여, 원통형 렌지를 통하여 익지머 레이저(eximer laser)로부터 생성되어 측방향으로 연장된 레이저 광선, 또는 필요한 경우 본래 광선을 전개한 후 생성된 레이저 광선으로 일시에 조사하여 한선의 홈이 형성될 수 있다.
본 발명에 따른 상기 기술은 이중 헤테로 접합과 초격자 구조를 갖는 발광 반도체 장치에 응용할 수도 있다. 이러한 장치로서 본 발명 출원인은 미국특허 제4, 527, 179호 및 미국특허 출원 제645, 773호에서 일부 반도체 장치를 설명한 바 있다.
또한 본 발명은 영상감지기의 다이오드 어레이 또는 박막디스플레이의 비선형 소자에도 응용할 때에 유리하다. 어떤 응용 분야에서는 역바이어스 전압 회로가 필요 없거나 아주 간단하게 구성될 수 있다. 예를들어 소오스, 드레인과 또는 게이트 전극에 역전압을 인가하여 능동장치를 경화시킬 수 있다.

Claims (20)

  1. 기재상에 전도성 필름이 형성되고 반도체층이 상기 기재와 전도성 필름 상부에 퇴적되고, 상기 전도성 필름과 반도체층을 갖는 기재상에 제2전극이 형성된 반도체 장치에 있어서, 전도성 필름(2)을 갖는 기재(1)상부에 형성된 반도체층(3), 상기 반도체층(3)에 존재하는 간극(6,6')이 단락전로를 구성하는 것을 방지하기 위한 절연체(7,7')와 투명전극(4')으로 구성되는 것을 특징으로 하는 반도체층을 통한 전기적 단락이 없는 반도체 장치.
  2. 청구범위 제1항에 있어서, 상기 간극(6,6')인 핀홀(pinhole)이 반도체 장치.
  3. 청구범위 제1항에 있어서, 상기 절연체(7,7')가 유기수지로 되는 것을 특징으로 하는 반도체 장치.
  4. 청구범위 제1항에 있어서, 상기 투명전극(4')이 ITO, In2O3, SnO2또는 INT로 되는 것을 특징으로 하는 반도체 장치.
  5. 청구범위 제4항에 있어서, 상기 투명 전극이 금속층(4'')으로 오우버레이드(overlaid)되는 것을 특징으로 하는 반도체 장치.
  6. 청구범위 제l항에 있어서, 상기 금속층(f)이 알루미늄, 크롬으로 되는 것을 특징으로 하는 반도체 장치.
  7. 청구범위 제1항에 있어서, 상기 장치가 광전장치인 반도체 장치.
  8. 청구범위 제1항에 있어서, 상기 장치가 발광장치인 반도체 장치.
  9. 청구범위 제8항에 있어서, 상기 장치가 초격자형 구조를 갖는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치의 제조방법에 있어서, 반도체층(3)을 마련하는 단계, 반도체층(3)의 간극(6,6')을 광경화성 수지로 충전하는 단계, 반도체층(3)에 대하여 수직으로 광선을 상기 반도체층(3)에 조사하는 단계, 상기 간극(6,6')내에 잔류하는 수지는 그대로 두고 간극으로부터 상기 수지를 제거하는 단계와 반도체층(3)에 전극(4)을 마련하는 단계로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 청구범위 제10항에 있어서, 반도체층(3)에 역전압을 인가하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 청구벙위 제10항에 있어서, 상기 역전압을 인가하는 단계가 고온에서 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 청구범위 제11항에 있어서, 상기 역전압이 반도체층의 항복 전압 보다 낮은 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 청구벙위 제l2항에 있어서, 상기 온도가 반도체층의 특성을 저하시키지 않을 정도로 높게 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 청구범위 제13항에 있어서, 상기 반도체 장치가 상호 직렬로 연결된 다수의 전지로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 청구범위 제14항에 있어서, 상기 역전압을 인가하는 단계가 전원과, 상호 직렬로 연결된 다수의 제너다이오드(23)로 수행되고 각 전지에 인가된 역전압이 각 다이오드(25)로부터 인가되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 각 반도체 접합을 형성하는 다수의 반도체 소자를 갖는 반도체 장치의 반도체 결함 치유방법에 있어서, 상기 방법이 상호 직렬로 연결된 다수의 다이오드(25)를 마련하는 단계, 상기 각 반도체 소자에 상기한 제너 다이오드(23)의 애노드를 접속하는 단계와, 다수의 제너 다이오드(23)에 역바이어스를 인가하는 단계로 구성되며, 제너 전압과 역바어어스 전압은 각 반도체 소자에 대한 해당 제너 다이오드(23)의 제너 전압이 해당 반도체 소자의 항복 전압보다 낮게 선택됨을 특징으로 하는 반도체층을 통한 전기적 단락이 없는 반도체 장치의 제조방법.
  18. 청구범위 제17항에 있어서, 상기 반도체 장치가 태양전지인 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 청구범위 제18항에 있어서, 상기 반도체 소자가 반도체층(3)과 형성된 투명 산화물 전극(4)으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 각각 반도체 접합을 형성하는 다수의 반도체 소자를 갖는 반도체 장치의 결함 치유장치에 있어서, 상기 장치가 상호 직렬로 연결된 다수의 제너 다이오드(23), 상기한 제너 다이오드(23)의 애노드를 상기 각 반도체 소자에 접속케하는 다수의 접점과, 다수의 제너 다이오드(23)에 역바이어스 전압을 공급하기 위한 전원(24)으로 구성되고, 제너 전압과 역바이어스 전압이 각 반도체 소자에 대한 해당 제너 다이오드(23)의 제너 전압이 해당 반도체 소자의 항복 전압보다 낮게 선택됨을 특징으로 하는 반도체층을 통한 전기적 단락이 없는 반도체 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU583423B2 (en) * 1985-09-21 1989-04-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device free from the electrical shortage through a semiconductor layer and method for manufacturing same
US4774193A (en) * 1986-03-11 1988-09-27 Siemens Aktiengesellschaft Method for avoiding shorts in the manufacture of layered electrical components
US5112409A (en) * 1991-01-23 1992-05-12 Solarex Corporation Solar cells with reduced recombination under grid lines, and method of manufacturing same
US6348807B2 (en) * 1998-11-24 2002-02-19 Advanced Micro Devices, Inc. Method and system for utilizing multiple thermocouples to obtain a temperature contour map
TW530427B (en) * 2000-10-10 2003-05-01 Semiconductor Energy Lab Method of fabricating and/or repairing a light emitting device
US6777249B2 (en) * 2001-06-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of repairing a light-emitting device, and method of manufacturing a light-emitting device
US7226332B2 (en) * 2002-04-30 2007-06-05 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US7220603B2 (en) * 2003-09-19 2007-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device and manufacturing apparatus
US20050212000A1 (en) * 2004-03-26 2005-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light emitting device, and electronic device
TWI467541B (zh) 2004-09-16 2015-01-01 Semiconductor Energy Lab 顯示裝置和其驅動方法
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7943287B2 (en) * 2006-07-28 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR101346246B1 (ko) 2006-08-24 2013-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 제작방법
US7795154B2 (en) * 2006-08-25 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7651896B2 (en) 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5110830B2 (ja) * 2006-08-31 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7960261B2 (en) * 2007-03-23 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
JPWO2009020073A1 (ja) 2007-08-06 2010-11-04 シャープ株式会社 薄膜光電変換モジュールの製造方法および製造装置
US8574944B2 (en) * 2008-03-28 2013-11-05 The University Of Toledo System for selectively filling pin holes, weak shunts and/or scribe lines in photovoltaic devices and photovoltaic cells made thereby
DE102009022570A1 (de) * 2009-05-25 2010-12-02 Yamaichi Electronics Deutschland Gmbh Anschlußdose, Solarpaneel und Verfahren
US9059347B2 (en) 2010-06-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
JP2012064933A (ja) 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 光電変換モジュール及びその作製方法
US8557614B2 (en) 2010-12-28 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing lighting device
GB2561199B (en) * 2017-04-04 2022-04-20 Power Roll Ltd Method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4166918A (en) * 1978-07-19 1979-09-04 Rca Corporation Method of removing the effects of electrical shorts and shunts created during the fabrication process of a solar cell
JPS5574544A (en) * 1978-11-30 1980-06-05 Mitsubishi Electric Corp Photo mask correcting method
US4385971A (en) * 1981-06-26 1983-05-31 Rca Corporation Electrolytic etch for eliminating shorts and shunts in large area amorphous silicon solar cells
US4420497A (en) * 1981-08-24 1983-12-13 Fairchild Camera And Instrument Corporation Method of detecting and repairing latent defects in a semiconductor dielectric layer
US4640002A (en) * 1982-02-25 1987-02-03 The University Of Delaware Method and apparatus for increasing the durability and yield of thin film photovoltaic devices
US4466992A (en) * 1982-05-28 1984-08-21 Phillips Petroleum Company Healing pinhole defects in amorphous silicon films
JPS5935490A (ja) * 1982-08-24 1984-02-27 Sanyo Electric Co Ltd 光半導体装置の製造方法
US4451970A (en) * 1982-10-21 1984-06-05 Energy Conversion Devices, Inc. System and method for eliminating short circuit current paths in photovoltaic devices
US4464823A (en) * 1982-10-21 1984-08-14 Energy Conversion Devices, Inc. Method for eliminating short and latent short circuit current paths in photovoltaic devices
DE3312053C2 (de) * 1983-04-02 1985-03-28 Nukem Gmbh, 6450 Hanau Verfahren zum Verhindern von Kurz- oder Nebenschlüssen in einer großflächigen Dünnschicht-Solarzelle
JPS6037165A (ja) * 1983-08-08 1985-02-26 Fuji Electric Corp Res & Dev Ltd 半導体装置の製造方法
JPS6085578A (ja) * 1983-10-17 1985-05-15 Fuji Xerox Co Ltd 薄膜光電変換素子の製造方法
US4543171A (en) * 1984-03-22 1985-09-24 Rca Corporation Method for eliminating defects in a photodetector

Also Published As

Publication number Publication date
US4725558A (en) 1988-02-16
CN87102718A (zh) 1987-10-28
CN1003481B (zh) 1989-03-01
CN87102718B (zh) 1988-08-31
CN86106409A (zh) 1987-05-20
KR870005450A (ko) 1987-06-09

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