KR900006288B1 - 디스플레이 콘트롤러 - Google Patents

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KR900006288B1
KR900006288B1 KR1019840003746A KR840003746A KR900006288B1 KR 900006288 B1 KR900006288 B1 KR 900006288B1 KR 1019840003746 A KR1019840003746 A KR 1019840003746A KR 840003746 A KR840003746 A KR 840003746A KR 900006288 B1 KR900006288 B1 KR 900006288B1
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가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

디스플레이 콘트롤러
제 1 도, 제 2 도는 종래의 시스템 구성도.
제 3 도는 본원 발명에 따른 디스플레이 콘트롤러를 사용한 시스템 구성도.
제 4 도는 그 동작타임차트.
제 5 도는 본원 발명의 디스플레이 콘트롤러의 내부구성도.
제 6 도는 타이밍프로세서의 구성도.
제 7 도는 상기 제 6 도의 동작 타임챠트.
제 8 도는 그 마이크로명령 형식도.
제 9 도는 그 마이크로명령 디코더의 상세구성도.
제10a도는 표시화면의 구성예를 나타낸 도면.
제10b도는 중첩표시의 양태를 나타낸 도면.
제10c도는 표시화면의 또 하나의 구성예를 나타낸 도면.
제10d도는 화면분할의 예를 나타낸 도면.
제11도 내지 제14도는 타이밍프로세서의 처리플로의 예를 나타낸 도면.
제15도는 표시프로세서의 구성도.
제16도는 그 동작타임차트.
제17도는 그 마이크로명령 형식도.
제18도는 그 마이크로명령 디코더의 상세 구성도.
제19a도 내지 제19c도는 표시의 동작모드를 설명하는 도면.
제19d도는 그 세부를 설명하는 도면.
제20a도는 메모리의 어드레스공간과 표시의 관계를 나타낸 도면.
제20b도는 프레임메모리의 어드레스공간과 표시의 관계를 나타낸 도면.
제21도, 제22도는 표시프로세서의 처리플로의 예를 나타낸 도면.
제23도는 묘화성능을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 디스플레이 콘트롤러 32 : 클록발생회로
34 : 래치 52 : 표시프로세서
53 : 타이밍프로세서 1515,1516 : 일시기억레지스터
1532 : 워크레지스터
[제10도의 부호의 설명]
HC(수평동기사이클) : 수평동기신호(HSYNC)의 사이클수, HSW(수평동기신호펄스폭) : CRT장치를 구동하는 수평동기신호(HSYNC)의 펄스폭, HBS(수평베이스화면개시위치) : 수평동기신호(HSYNC)의 하강에서 수평베이스화면표시신호(HBDISP)의 상승까지의 시간, HBW(수평베이스화면폭) : 베이스화면의 수평폭, 즉 수평베이스화면표시신호(HBDISP)의 "1"의 기간의 펄스폭, HWS(수평윈도우화면개시위치) 수평 동기신호의 하강에서 수평윈도우화면표시신호(HWDISP)의 상승까지의 시간, HWW(수평윈도우화면폭) : 윈도우화면의 수평폭, 즉 수평윈도우화면표시신호(HWDISP)의 "1"의 기간의 펄스폭, VC(수직동기사이클) : 수직동기신호(VSYNC)의 사이클수, VSW(수직동기신호펄스폭) : CRT장치를 구동하는 수직동기신호(VSYNC)의 펄스폭, VBS(수직베이스화면개시위치) : 수직동기신호(VSYNC)의 하강에서 수직윈도우화면표시신호(VBDISP)의 상승까지의 시간, VBW(수직베이스화면폭) : 베이스화면의 수직폭, 즉 수직베이스화면표시신호(VBDISP)의 "1"의 기간의 펄스폭, VWS(수직윈도우화면개시위치) : 수직동기신호의 하강에서 수직윈도우화면표시신호(VWDISP)의 상승까지의 기간, VWW(수직윈도우화면폭) : 윈도우화면의 수직폭, 즉 수직윈도우화면표시신호(VWDISP)의 "1"의 기간의 펄스폭.
[제10-3도의 부호의 설명]
HC : 수직동기사이클 HDS : 수평디스플레이개시위치
HWS : 수평윈도우화면개시위치 VC : 수직동기사이클
VDS : 수직디스플레이개시위치 VWS : 수직윈도우화면개시위치
SP1 : 스플리트 1 SAO : 스타트어드레스 0
SA2 : 스타트어드레스 2 HSW : 수평동기신호펄스폭
HDW : 수평디스플레이폭 HWW : 수평윈도우화면폭
VSW : 수직동기신호펄스폭 VDW : 수직디스플레이폭
VWW: 수직윈도우화면폭 SP2 : 스플리트 2
SA1 : 스타트어드레스 1 SAW : 윈도우의 스타트어드레스.
본원 발명은 화상정보의 표시, 특히 문자, 도형등의 표시제어를 행하는 LSI에 관한 것이며, 복수매의 화면의 중첩표시를 행하는데 적합한 표시장치제어 콘트롤러에 관한 것이다.
메모리 LSI의 고집적화에 수반해서 대용량 메모리를 장비하는 그래픽 디스플레이의 저가격화가 진척되고, 문자표시를 풀비트맵으로 처리하는 것도 적지 않다. 디스플레이장치의 고정세화(高精細化)와 아울러 취급하는 정보량이 증가하는 경향에 있다. 이들 디스플레이는 문자, 도형의 표시제어를 전용의 LSI(CRT 콘트롤러)로 처리하고 있다.
즉, CRT 콘트롤러는 음극선관의 래스터주사에 맞추어서 미리 설정된 표시개시어드레스에서 순서대로 메모리어드레스를 출력하는 기능을 갖는다. 또, 디스플레이장치를 구동하는 동기신호를 출력하는 기능을 갖는다. 이 종래형 CRT 콘트롤러를 사용하여, 독립된 복수매의 화면정보를 중첩표시하는 방법으로서 제 1 도 및 제 2 도에 나타낸 방법이 있다.
[종래예 1]
제1도는 1개의 CRT 콘트롤러(13)에 의해 복수의 뱅크로 분할된 리프레시메모리(161),(162)를 제어하는것이다. CRT 콘트롤러(13)는 어드레스버스(11) 및 데이터버스(12)에 의해 중앙처리장치(CPU)에 접속되며, 표시를 위한 리프레시메모리어드레스 및 CRT의 동기신호를 발생한다. 클록발생회로(14)는 CRT 콘트롤러(13)나 병렬직렬변환회로(171),(172)에 대해 동작클록을 공급한다. 어드레스 선택회로(15)는 표시기간중에는 CRT 콘트롤러(13)에서 공급되는 표시메모리어드레스를, 비표시기간중에는 CPU의 어드레스버스(11)를 선택하고, 2개의 리프레시메모리뱅크(161),(162)가 액세스된다. 메모리에서 독출된 데이터는 각각 독립적으로 병렬직렬변환회로(171),(172)에서 직렬신호로변환되며, 합성회로(18)에서 중첩된다.
이와같은 구성의 종래방식에서는 2개의 메모리뱅크에는 동일한 표시어드레스가 공급되기 때문에, 중첩표시하는 2매의 화면은 동일한 화면구성으로 하지 않으면 안된다. 이 때문에 표시화면의 일부에만 중첩표시할 경우에도 표시화면 2매분의 메모리용량이 필요하게 되어 메모리의 이용효율이 나빠진다고 하는 문제가 있다. 또, 표시개시어드레스를 고쳐써서 화면이동을 할 경우, 2매의 화면을 독립해서 이동할 수 없다. 또 한표시 기간중에는 리프레시메모리내용을 고쳐쓸 수 없기 때문에 묘화속도가 늦어진다고 하는 결점이 있다.
[종래예 2]
제 2 도는 제 1 도에 나타낸 바와 같은 CRT 콘트롤러를 복수개 사용하여 복수의 메모리뱅크를 개별 제어하는 것이다. 2대의 CRT 콘트롤러(131),(132)는 클록발생회로(14)에서 동일한 클록을 받아 동기동작을 행하고 있으며, 각각 개별로 표시메모리어드레스를 발생하여 리프레시메모리(161),(162)를 액세스한다. 독출된 데이터는 병렬직렬변환회로(171),(172)로 직렬신호로 변환되며, 합성회로(18)에서 중첩화상 신호가 얻어진다.
이 방식에서는 2매의 표시화면의 어드레스를 독립해서 제어하기 때문에, 독립적으로 화면이동을 행할 수 있지만, 부품점수나 배선량이 많아 장치가 대규모로 된다고 하는 결점이 있다 또, 표시화면의 일부에만 중첩을 행할 경우에는 리프레시메모리의 용량을 작게할 수 있지만, 각각의 화면에 대한 메모리가 물리적으로 분리된 구성으로 되어있기 때문에, 중첩화면의 최대의 크기에 맞추어서 설계할 필요가 있다. 또한, 이 경우에도 제1도와 마찬가지로 표시기간중에는 리프레시메모리내용을 고쳐쓸 수 없기 때문에 묘화속도가 느리다. 제2도의 방식과 유사한 종래방식으로서는 일본국 특개소 52-95926호 공보가 공지되어 있다.
본원 발명의 목적은 디스플레이화면상의 중첩표시를 간단한 회로구성으로 실현가능하게 하는 디스플레이콘트롤러를 제공하는 것이다.
본원 발명의 특징은 1표시기간중에 독립적인 n계동(n≥2, 정수)의 표시어드레스를 발생시키고, 그 표시어드레스에 의해 리프레시메모리에서 해당하는 어드레스에 기억되어 있는 데이터를 시분할로 독출하고, 이독출된 데이터를 중첩표시에 사용하도록 하는데 있다.
상술한 사항을 수행하기 위해, 1) 클록을 입력하여 1표시기간을 n분할한 타이밍으로 표시어드레스 발생의 타이밍신호를 발생하는 타이밍프로세서, 2) n조의 표시개시어드레스를 기억해 두고, 이 표시개시어드레스를 기준으로 하여 상기한 타이밍이 입력될 때마다 차례로 각각의 조에 대응하는 표시어드레스를 발생하고, 이것을 리프레시메모리에 출력하는 표시프로세서를 설치한 구성으로 되어 있다.
표 1에 본원 발명의 디스플레이 콘트롤러의 대표적인 사양(仕樣)을 나타낸다. 종래의 CRT 콘트롤러의 대부분이 표시의 제어전용이었던 것이 대해, 본 콘트롤러는 프레임메모리상에 여러가지 도형을 발생하는 그래픽묘화기능, 구체적으로 직선, 원, 타원, 칠하기, 코피등 38종류의 묘화코맨드를 가지고 있다.
묘화점의 어드레스지정에는 X-Y좌표계를 채용하고 있으며, 응용소프트웨어의 개발부담을 대폭 경감할수 있다. 프레임메모리는 최대 2M 바이트로 크며, 16색 표시에서는 2048×2048 도트의 화면사이즈까지 서포트할 수 있다 또, 화면분할, 스무스 스크롤링 확대표시, 중첩등의 다양한 표시제어기능을 가지고 있다.
[표 1]
디스플레이 콘트롤러의 사양
Figure kpo00001
제 5도에 본원 발명에 의한 디스플레이 콘트롤러(31)의 전체구성도를 나타낸다. 그리고, 이 콘트롤러를 사용하여 표시장치를 구성한 예를 제 3 도에, 본원 발명의 특징적 효과를 나타내는 중첩표시할 때의 타임차트를 제4도에 각각 나타내어 설명한다.
[1. 시스템 구성예]
제 3 도는 본원 발명에 의한 디스플레이 콘트롤러를 사용하여 표시시스템을 구성한 예를 나타낸다. 이 예에서는 디스플레이 콘트롤러(31), 클록발생회로(32), 리프레시메모리(33), 일시기억메모리인 래치(34), 병렬직렬변환회로(171),(172), 합성회로(18)로 구성된다. 제 1 도, 제 2 도에 나타낸 종래예에 비해 간단한 구성으로 되어 있는 것을 알 수 있다.
[1.1 동작개요]
디스플레이 콘트롤러(31)는 CPU의 어드레스버스(11), 데이터버스(12)에 접속되며, 여러가지 제어정보가 전송된다. 리프레시메모리버스(3c)와 CPU버스(11), (12)와는 분리되며, CPU측으로부터의 액세스는 모두 디스플레이 콘트롤러(31)를 통해서 행해진다. 리프레시메모리버스(3c)는 어드레스데이터의 멀티플렉스버스로 되어 있다.
클록발생회로(32)는 도트클록(3a), 디스플레이 콘트롤러(31)의 구동클록(3b), 제1위상의 데이터로드타이밍(3d), 제2위상의 데이터로드타이밍(3e)등의 시스템에서 사용하는 각종 클록신호를 발생한다. 2매(n=2)의 화면중첩을 행하는 모드에서는 1표시기간중에 2회(n회)의 메모리액세스가 행해지며, 독립된 2매의 화상정보가 시분할로 독출된다. 3매의 화면일 경우에는 1표시 시간중에 3회의 메모리액세스가 행해진다. 4매이상일 경우에도 마찬가지이다.
[1.2 타임 차트]
제 4 도에 본원 발명에 의한 콘트롤러를 제3도와 같이 응용했을때의 타임차트를 나타낸다. 16도트 사이클이 1표시 사이클로 되며, 1표시사이클중에는 2회의 메모리액세스가 행해진다. 제 1 위상에서의 독출데이터는 제 1 위상 로드타이밍(3d)에 의해 래치(34)에 일시 기억된다. 제 2 위상에서의 독출데이터는 제 2 위상 로드타이밍으로 병렬직렬변환회로(172)에 로드되며, 이때 동시에 래치(34)의 내용이 병렬직렬변환회로(171)에 로드된다. 2개의 병렬직렬변환회로(171),(172)의 내용은 동시에 직렬데이터로 변환되며, 합성회로(18)에서 중첩되어 합성비데오신호(3f)가 출력된다.
[1.3 특징]
제 3 도에서 설명한 바와 같이, 본원 발명의 콘트롤러는 범용의 마이크로프로세서와의 인터페이스기능을가지고 있으며, 주변 LSI의 하나로서 접속할 수 있다.
표시제어 및 묘화제어에 수반되는 프레임메모리의 액세스는 모두 본원 발명의 콘트롤러 자체가 관리한다. 다량의 정보를 처리하기 위해 병렬동작을 하고 있다. 이것은 시스템버스와 프레임메모리의 버스를 분리하고, 상기 마이크로프로세싱 유니트의 소프트웨어처리와, 당해 콘트롤러의 묘화처리를 독립해서 행하는 것을 의미한다.
주메모리와 프레임메모리간의 데이터전송은 독립된 8워드구성의 독해 FIFO, 기입 FIFO를 경유해서 행한다. 많은 종래예에서 MPU 버스의 오버헤드의 증대가 네크로 되어 있지만, MPU 공간과 프레임메모리간의 정보전달에는 고도로 압축된 정보를 사용함으로써, MPU 버스의 부하를 대폭적으로 경감하고 있다.
[2. 내부구성]
제 5 도에 본원 발명인 디스플레이 콘트롤러(31)의 내부구성을 나타낸다.
디스플레이 콘트롤러는 묘화프로세서(51), 표시프로세서(52), 타이밍프로세서(53), CPU 인터페이스(54), 디스플레이 인터페이스(55)의 각 블록으로 이루어진다.
묘화프로세서(51)는 선이나 면등의 도형발생이나 CPU와 리프레시메모리간의 데이터전송등을 제어하는 것으로서, 묘화어드레스를 출력하여 리프레시메모리의 독해, 기입을 행한다.
표시프로세서(52)는 래스터주사에 따라 차례로 표시되는 리프레시 메모리의 표시어드레스를 출력한다.
타이밍프로세서(53)는 CRT의 동기신호나 표시타이밍이나 표시와 묘화의 전환신호 등의 각종 타이밍신호를 발생한다.
CPU 인터페이스(54)는 CPU 데이터버스와 CRT 콘트롤러간의 동기화 등 CPU와의 인터페이스를 관장한다. 디스플레이 인터페이스(55)는 표시와 묘화의 어드레스 전환제어등 리프레시메모리 및 디스플레이장치와의 인터페이스를 관장한다. 묘화, 표시 및 타이밍의 3프로세서가 기능분산하여 병렬동작함으로써, 처리효율을 향상시키고 있다.
[2.1 묘화프로세서]
표 2에 묘화프로세서의 대표적인 묘화 코맨드를 나타낸다. 코맨드는 1워드(16비트)의 코맨드코드와 그것에 계속되는 수워드의 파라미터로 구성된다. 파라미터의 좌표점의 지정은 원점에 대한 절대치지정 또는 커런트 포인터(CP : Current Pointer)에 대한 상대치지정을 사용할 수 있다. MPU로부터는 기입 FIF0에 코맨드파라미터를 전송함으로써, 본 콘트롤러는 코맨드처리를 실행한다. FIFO에 빈곳이 있으면 계속해서 다음의 코맨드를 기입해 둘 수 있다. MPU로부터의 코맨드전송은 프로그램 I/O에 의한 기입외에 DMA(Direct Memory Access)기능을 사용할 수도 있다.
[표 2]
대표적인 묘화코맨드
Figure kpo00002
(2.2 타이밍프로세서 및 표시프로세서)
타이밍프로세서(53)(제 5 도)는 디스플레이 인터페이스(55)를 동해 클록을 입력하며, 여기서 표시에 필요한 각종 타이밍신호를 출력한다. 이 타이밍프로세서(53)의 내부구성의 상세(제 6 도)에 대해서는 후술한다.
타이밍프로세서(53)에서는 수평 및 수직의 동기신호, 1문자표시기간을 나타내는 문자동기신호 등의 표시에 필요한 동기신호가 발생되는 동시에, 1문자표시기간을 n분할한 타이밍으로 표시어드레스발생의 타이밍신호가 발생된다.
여기서, 타이밍신호가 발생되고 있는 기간을 1메모리사이클이라고 부르기로 한다, 이 1메모리사이클을 어느정도로 할 것인가, 바꾸어 말하면 n을 얼마로 할 것인가는 중첩되는 화면의 매수에 따라 결정된다.
타이밍프로세서(53)는 CPU(도시생략)로부터 CPU 인터페이스(54)를 통해 보내오는 데이터 n을 내부의 메모리(레지스터)에 기억해두고, 이 n에 따라서 그것에 부합되는 타이밍신호를 발생한다. 물론, 타이밍프로세서(53)는 이밖의 동기신호발생을 위한 데이터등도 마찬가지로 내부의 각각의 레지스터에 기억하고 있다.
표시프로세서(52)는 타이밍프로세서(53)가 발하는 표시어드레스 발생타이밍에 동기하여 표시어드레스를 발생하며, 이것을 디스플레이 인터페이스(55)를 통해 리프레시메모리(33)(제3도)에 공급한다. 이 표시프로세서(52)의 내부구성의 상세(제15도)에 대해서는 후술한다.
표시프로세서(52)에서는 n조의 표시어드레스를 1문자표시기간내에 시분할로 발생시키기 때문에, n조의 표시개시어드레스를 기억해 두고, 각각의 표시어드레스의 발생타이밍신호가 타이밍프로세서(53)에서 발생될때마다, n조의 각각의 표시어드레스의 증가분을 연산하고, 이 중가분과 기억되고 있는 표시개시어드레스와의 함으로서 각각의 표시어드레스를 발생시킨다.
발생한 각각의 표시어드레스는 디스플레이 인터페이스(55)를 통해 리프레시에모리에 출력된다. 그리고 표시프로세서(52)에 있어서의 연산에 필요한 데이터는 CPU 인터페이스(54)를 통해 내부의 메모리 또는 레지스터에 기억해 둔다.
묘화프로세서(51)는 리프레시메모리에 표시하여야 할 정보를 기억시키며, 이른바 표시(묘화)할 때에 사용된다.
[2.3 타이밍프로세서]
(1) 구성
제6도에 타이밍프로세서(53)의 상세한 구성을 나타낸다.
프로세서(53)는 제어부(61), 마이크로명령디코더(62), 연산부(63)로 이루어진다.
제어부(61)는 수평엔트리어드레스포인터(6101), 마이크로프로그램어드레스레지스터(6102), 마이크로프로그램메모리(ROM으로 구성)(6103), 마이크로명령레지스터 (6104), 레지스터(6105),(6106),(6107), 수직엔트리어드레스포인터(6108), 레지 스터 (6109),(6110),(6111),(6112)로 이루어진다.
연산부(63)는 CPU로부터 전송되는 제어데이터를 기억하는 데이터 RAM(6301), 워크레지스터(6302), 연산기(AU)(6303), 수평계의 타이밍을 카운트하여 수평동기신호를 발생하는 수평카운터(6304), 수직계의 래스터 타이밍을 카운트하여 수직 동기 신호를 생성하는 수직카운터(6305), 버스(6306),(6307)로 이루어진다.
마이크로명령디코더(62) 자체의 상세한 것은 후술한다.
((2) 타임차트)
제 7 도는 제 6도에 타임차트를 나타낸다.
수직동기신호의 개시점에서는 레지스터(6109)는 수직엔트리어드레스포인터에 의해 제1위상에서는 초기치A(VB1), 제2위상에서는 A(VW1)로 초기화된다. 이 제1위상, 제2위상의 수직어드레스는 레지스터(6109),(6110),(6111),(6112)의 페루프에 의해 기억된다.
수평동기의 개시점에서는 수평엔트리어드레스포인터(6101)에 의해, 마이크로프로그램어드레스레지스터(6102)는 제1위상에서는 A(HB1), 제2위상에서는 A(HW1)로 초기화된다. 그후, 수평동기신호(HSYNC)의 하강에 동기해서 마이크로프로그램동작이 개시되며, 마이크로프로그램어드레스레지스터(6102)의 지정에 따라 마이크로프로그램메모리(6103)로부터 대응하는 마이크로명령이 독출되어 마이크로명령레지스터(6104)에 격납된다. 독출된 마이크로명령은 마이크로명령디코더(62) 디코드되며, 연산부(63)에 대해 각종 제어신호를 공급한다.
한편, 마이크로명령의 일부는 다음의 어드레스로서 일시 기억레지스터(6106)에 기억된다. 마이크로프로그램어드레스의 1비트는 수평사이클의 마이크로프로그램어드레스인가, 수직사이클의 마이크로프로그램어드레스인가를 나타내는 비트이다. 이 비트는 레지스터(6105)를 통해 레지스터(6106)의 1비트로 귀환된다.
제 1 위상의 다음 어드레스가 레지스터(6106)에 입력되는 ø1의 사이클에서는 제 2위상의 마이크로프로그램어드레스가 마이크로프로그램어드레스레지스터(6102)에 전송되며, 대응하는 마이크로명령이 독출되어 실행된다. 레지스터(6106)에 기억된 다음의 어드레스는 레지스터(6107)를 통해서 마이크로프로그램어드레스레지스터(6102)에 보낸다. 이와같이 해서 제 1 위상의 마이크로프로그램과 제 2 위상의 마이크로프로그램이 차례로 교대로 실행된다.
수직사이클의 마이크로프로그램을 실행할 경우에는 마이크로명령으로부터의 지정에 의해 마이크로프로그램어드레스레지스터(6102)와 레지스터(6109)의 입력이 전환된다. 즉, 레지스터(6109)-(6112)에 기억된 수직마이크로프로그램의 어드레스 A(VBn), A(VWn)가 제1위상, 제2위상의 1사이클간에서 차례로 마이크로프로그램어드레스레지스터(6102)에 보내지며, 동시에 수평마이크로프로그램의다음어드레스A(HBm+1),A(HWm+1)은 차례로 레지스터(6109)에 보내지며, 레지스터(6109)-(6112)의 루프에 기억된다. 이 결과, 수평의 제 1, 제 2 위상 및 수직의 제 1, 제 2 위상의 제 4 상의 독립적인 마이크로포토그램을 시분할로 실행할수있다.
((3) 마이크로프로그램)
제 8 도는 마이크로명령의 형식을 나타낸 것이다. 워드길이는 21비트이며, 비트 19에서 선택되는 2개의 형식 #0, #1이 있다.
비트 20(HV)은 수평마이크로프로그램어드레스와 수직마이크로프로그램어드레스의 전환을 제어하는 비트이다. 비트 18-10은 2개의 마이크로 명령이며, 기능이 다르다. #0의 마이크로 명령은 워크레지스터(6302)에 대한 연산을 제어한다. 즉, S-REG에서 지정되는 레지스터에서 데이터를 독출하고, AUF에서 지정되는 연산을 하여, D-REG에서 지정되는 레지스터에 결과를 기입한다. #1의 마이크로 명령은 데이터 RAM(6301)과 워크레지스터(6302) 및 수평, 수직 카운터(6304),(6305)간의 데이터전송을 제어한다. 비트 9-5의 FLAG는 AU나 카운터 등에서 출력되는 플랙정보의 제어와 조건 분기의 제어를 지정한다. 비트 4-0의 ADF는 마이크로프로그램의 다음 어드레스를 제어하는 필드이다.
제 9 도는 마이크로 명령디코더(62)의 상세를 나타낸다. 마이크로 명령 레지스터(6104)에 일시 기억된 마이크로 명령은 제어레지스터(6201)를 통해서 각 필드의 디코더(6202)-(6207)에 보낸다. RAM 어드레스디코더(6202)는 #1 마이크로 명령의 RAM필드를 디코드하여 RAM의 워드선택신호를 생성한다. 독출레지스터디코더(6203)는 #0 마이크로 명령의 S-REG 필드를 디코드하며, 버스(6307)에의 독출레지스터를 선택하는 신호를 출력한다. 기입레지스터디코더(6204)는 #0 마이크로 명령의 D-REG 필드 및 #1 마이크로 명령의 REG필드를 디코드하여 버스(6306)로부터의 기입레지스터 선택신호를 출력한다. 수평, 수직카운터에서데이터 RAM(6301)에의 전송시에도 REG필드에 의해 버스(6306)에의 독출이 제어된다.
기능디코더(6205)는 #0 마이크로 명령의 AUF 필드를 디코드하며, 연산기(AU)(6303)의 연산모드를 제어한다. 조건분기디코더(6206)는 마이크로 명령의 플랙필드의 지정에 따라 플랙레지스터의 상태를 판정하여, 레지스터(6l06)에서 레지스터(6107)로 전송되는 어드레스의 최하위비트를 제어해서 조건분기를 가능하게 한다, 블랙 레지스터(6207)는 연산기(AU)(6303)이나 카운터(6304),(6305)에서 출력되는 플랙정보를 마이크로 명령의 지정에 따라 일시 기억하는 것이다.
플랙레지스터는 수평동기신호(HSYNC), 수직동기신호(VSYNC), 수평베이스화면표시타이밍(HBDISP), 수직베이스화면표시타이밍(VBDISP), 수평윈도우화면표시타이 밍(HWDISP), 수직윈도우화면표시타이밍(VWDISP) 등이 있다.
((4) 화면구성에 및 플로차트)
제10도는 디스플레이 콘트롤로(31)가 제어하는 화면 구성예를 나타낸다. 베이스화면과 윈도우화면의 2매의 독립된 화면을 합성하여 표시할 수 있다. 2매의 화면은 독립적으로 크기, 표시위치를 설정할 수 있다. 각 파라미터에 대해서는 후술한다.
타이밍프로세서(53)(제5도)는 각 파라미터치의 설정에 따라, 각종 타이밍신호(HSYNC, HBDISP,HWDISP, VSYNC, VBDISP, VWDISP) 등을 발생한다. 그리고, 표시프로세서(52)는 이 타이밍신호를 참조하여 처리를 진행시킨다.
제11도-제14도는 타이밍프로세서(53)의 마이크로프로그램처리 플로의 일예를 나타낸 것이다.
제11도는 수평 제 1 위상의 마이크로프로그램을 나타내고 있다. 1래스터의 개시점에서는 HBDISP 플랙 "0"으로 되며, 제 1 래스터 (프레임의 최초의 래스터)인지의 여부가 체크된다. 제 1 래스터의 경우에는 수직관계의 파라미터(VDS, VDW, VWS, VWW)를 데이터 RAM(6301)에서 워크레지스터(6302)에 전송하고 그래지스터의 처리를 끝낸다. 제 1 래스터 이외의 래스터일 경우에는 최초에 수평제어의 파라미터(HDS, HDW, HWS, HWW)를 각각 대응하는 워크레지스터 T0-T3에 로드한다. 다음에, TO를 "0"이 되기까지 차례로 감산하고, "0"으로 되면 HBDISP 플랙을 "1"로 한다. 그후, T1을 "0"이 되기까지 차례로 감산하고, "0"이 되면 HBDISP 플랙을 "0"으로 한다. 최후로 수직처리로 전환하여 1래스터의 처리가 끝난다.
제12도는 수평 제 2 위상의 마이크로프로그램을 나타내고 있으며, 데이터 RAM의 로드를 하지 않는 점을 제외하고, 제11도의 경우와 같다.
마찬가지로, 제13도, 제14도는 각각 수직 제 1 위상 및 제 2 위상의 마이크로프로그램처리를 나타낸다. 수직의 처리는 1래스터에 1회만 워크레지스터의 감산과 "0" 검출처리가 행해진다.
이상과 같이해서, 1개의 연산기를 4상의 마이크로프로그램에서 시분할로 사용하고,4개의 타이밍신호 HBDISP, HWDISP, VBDISP, VWDISP를 생성한다.
[2.4 표시프로세서(1) 구성]
표시프로세서는 표시어드레스를 출력한다. 당해 어드레스는 래스터주사에 따라 차례로 표시되는 리프레시에모리의 어드레스라는 것은 이미 기술했다. 제15도에 표시프로세서(52)(제5도)의 상세한 구성을 나타낸다. 표시프로세서는제어부(151), 마이크로명령디코더(152), 연산부(153)로 이루어진다.
제어부(151)는 엔트리어드레스포인터(1511), 마이크로프로그램어드레스레지스터 (1512), 마이크로프로그램메모리(ROM으로 구성)(1513), 마이크로 명령레지스터(1514), 일시 기억레지스터(1515),(1516)으로 이루어진다.
연산부(153)는 CPU측으로부터 CPU 인터페이스를 통해 직접 액세스되며, 베이스화면(제1화면)과 윈도우화면(제2화면)의 표시개시어드레스(BSA,WSA) 등의 제어정보를 기억하는 수단인 데이터 RAM(1531), 1래스터의 선두에서의 표시어드레스(BRS,WRS)를 기억하는 워크레지스터(1532), 현재의 표시어드레스(ALM, ALS)를 기억하는 레지스터(1533), 1래스터마다의 표시어드레스의 증분치(增分値)(BMW,WMW)를 즉 메모리의 횡폭을 기억하는 레지스터(1534), 표시어드레스를 갱신하는 연산기(AU)(1535), 메모리어드레스레지스터(MAR) (1536), X버스(1537), Y버스(1538), Z버스(1539) 로 이루어진다.
((2) 타임차트)
제16도에 제15도의 표시프로세서의 타임차트를 나타낸다.
수평동기신호에 의해 마이크로프로그램어드레스레지스터(1512)는 엔트리어드레스포인터(1511)의 내용으로 초기화된다. 수평동기신호(HSYNC)의 하강이후는 마이크로프로그램어드레스레지스터(1512)에 의해 마이크로프로그램메모리(ROM)(1513)가 액세스되며, 독출된 출력은 마이크로 명령레지스터(1514)에 일시 기억된다. 이 마이크로 명령은 마이크로 명령디코더(152)에서 디코드되며, 연산부(153)에 대해 각종 제어신호를 공급한다. 마이크로 명령의 일부는 일시 기억레지스터(1515),(1516)로 귀환되며, 이 내용은 다음 다음의 마이크로 명령의 어드레스가 된다. 이와 같이해서 엔트리어드레스포인터에 의해 초기화된 어드레스 A(B1),A(W1)를 개시점으로 하는 마이크로 프로그램이 차례로 교대로 실행된다.
((3) 마이크로프로그램 및 동작모드)
제17도는 표시프로세서의 마이크로 명령 형식을 나타낸다. 워드길이는 28비트이며, 비트 27에서 선택되는 2개의 형식 #0, #1이 있다. #0 마이크로 명령은 레지스터간의 연산을 제어한다. 또, #1 마이크로 명령은 데이터 RAM와 각 레지스터간의 데이터전송을 제어한다.
제18도는 마이크로 명령디코더(152)의 상세를 나타낸다. 제9도에 나타낸 타이밍프로세서의 마이크로 명령디코더(62)와 마찬가지의 각 디코더유니트로 이루어진다. 조건분기는 타이밍프로세서에서 공급되는 동기타이밍신호를 참조해서 제어된다.
제19a-19c도는 표시프로세서(52)가 제어하는 3종의 동작모드를 나타내고 있다. 각 모드에 따라 디스플레이 인터페이스(55)에서 베이스화면의 메모리어드레스(B), 윈도우화면의 메모리어드레스(W) 및 묘화메모리어드레스(도면의 사선부)가 적절히 전환되어서 출력된다.
다음에 각각의 모드에 대해 간단히 설명한다.
(a) 싱글액세스모트(제19a도))
표시사이클과 메모리사이클을 동일하게 하여 처리하는 모드이다. 윈도우외부의 베이스화면영역에서는 제1위상으로 계산된 베이스화면의 메모리어드레스(B)를 출력하고, 윈도우 내부에서는 제2위상으로 계산된 윈도우화면의 메모리어드레스(W)를 출력하도록 전환하여 제어한다. 이 모드에서는 1메모리사이클을 1표시사이클과 같게 하기 때문에 메모리의 속도나 시스템구성을 위한 부품개수 등은 종래형의 CRT 콘트롤러를사용하는 경우와 동일하면서도 독립된 2매의 화면 정보를 여러가지로 합성하여 표시할 수 있다. 이 모드에서는 표시기간 이외의 시간(도면의 사선도)이 묘화처리에 이용된다.
(b) 듀얼액세스 비중첩도드(제19b도))
1표시사이클중에 2회의 메모리액세스를 행하는 모드이며, 1회째는 표시에, 2회째는 묘화에 이용된다. 1회째의 표시사이클은 윈도우외부의 베이스화면영역에서는 제1위상의 마이크로프로그램으로 계산된 메모리어드레스(B)를 출력하고, 윈도우 내부에서는 제 2 위상으로 계산된 메모리어드레스(W)를 출력하도록 전환제어된다. 이 모드를 사용하면 표시시간 이외의 시간에 더해서 표시기간중에도 묘화를 위한 메모리액세스시간(도면의 사선부)을 확보할 수 있기 때문에 묘화처리의 고속화에 효과가 있다.
(c) 듀얼액세스 중첩모드(제19c도))
1표시사이클중에 2회의 메모리액세스를 행하며, 베이스화면의 표시영역 내부에서는 1회째의 메모리액세스에서 제 1 위상의 마이크로 프로그램으로 계산된 메모리어드레스(B)를 출력하고, 윈도우 내부에서는 2회째의 메모리액세스로서 제2위상의 마이크로프로그램으로 계산된 메모리어드레스(W)를 출력한다. 이 결과 윈도우 내부에서는 1표시사이클중 2회의 표시용 메모리액세스가 행해지기 때문에, 독출된 독립적인 2매의 화면정보를 외부회로에서 합성함으로써 중첩표시가 가능해진다. 윈도우 외부의 2회째의 메모리사이클(도면의 사선부)은 묘화용 사이클로서 이용된다.
일반적으로 래스터스 캔 CRT에 안정된 화상을 표시하기 위해서는 CRT상에서의 표시기간중은 표시데이터를 얻기 위한 프레임메모리액세스를 우선적으로 하지 않으면 안된다. 코드정보를 취급하는 캐릭터표시장치에서는 프레임메모리의 액세스를 귀선기간중에 한정해도 그다지 지장은 없지만, 그래픽 표시장치에서는 취급하는 데이터량이 현저하게 증가하기 때문에 충분한 묘화사이클의 확보가 문제로 된다.
상술한 바와 같이, 본 콘트롤러에서는 효과적인 방법으로서 표시기간중에도 묘화사이클을 확보할 수 있는 듀얼액세스모드를 제공하고 있다. 제19d도에 (a) 싱글액세스모드,(b) 듀얼액세스모트의 두가지 경우에 있어서의 프레임메모리액세스의 관계를 보충한다.
싱글액세스모드에서는 표시를 우선시키면, 묘화사이클은 귀선기간중에 한정되도록 구성되어 있다. 묘화를 우선적으로 하는 것도 가능하지만, 묘화사이클이 많을 경우에는 플릭커(flicker)가 생기는 원인이 된다.
이에 대해 듀얼액세스모드에서는 귀선기간에 더해서 표시기간의 절반을 묘화사이클에 이용할 수 있도록 구성된다. 이 모드에서는 싱글액세스모드에 비하여 2배의 데이터(1회의 표시용 독출사이클마다)를 독출할 필요가 있다. 이것은 메모리사이클을 2배로 하거나 표시용 독출 버스폭을 2배로 함으로써 대처하고 있다.
통상, 표시기간의 비율로서는 묘화기간과 표시간을 합친 전체 기간의 70-80% 정도가 필요하다는 것이 경험적으로 알려져 있다. 이 경우, 표시기간을 75%로 설정하면, 싱글액세스모드에서의 묘화사이클은 필연적으로 25%로 되지만, 듀얼액세스모드에서는 62.5%의 묘화사이클을 확보할 수 있다.
본원 발명의 콘트롤러의 묘화성능은 묘화사이클에 대략 정비례하고 있기 때문에, 싱글액세스모드와 비교해서, 독출버스폭을 2배로하여 대처했을 경우에는 2.5배로, 다시 메모리사이클을 2배로 하면 성능이 5배로 향상된다.
((4) 메모리공간의 배열과 플로차트)
제20도는 표시화면과 메모리공간의 대응을 나타낸다. 도면에 나타낸 바와 같이 베이스화면과 윈도우화면의 표시데이터는 동일한 어드레스공간에 임의의 크기로 설정할 수있다. 이 때문에 화면구성의 자유도가 높고, 메모리효율도 좋다.
제20-2도는 논리공간과 물리공간 및 표시화면의 대응관계를 나타낸 것이다. 이 도면은 4매의 컬러플레인으로 이루어진 4비트/픽셀(동시 16색 또는 16계조)의 경우의 예이다. 물리메모리는 1워드가 16비트로 구성되며, 연속어드레스가 부여되어 있다. 이 물리공간의 일부 또는 전부가 실제의 영상으로서 표시화면상에 표시된다. 물리공간과 논리공간의 대응부여는 논리공간의 가로폭(LSW Logical Screen Width) 및 원점(ORG Origin Point)과 리니어어드레스의 대응관계에 의해 관리된다. 또, 논리공간과 표시화면의 대응은 표시개시어드레스(SA. Start Addres)에 의해 관계가 부여된다.
제21도, 제22도는 마이크로프로그램의 처리플로의 일예를 나타낸 것으로서, 각기 제1위상, 제 2 위상의처리플로이다. 다음에, 제21도를 예를 설명한다.
수평동기신호 직후에는 먼저 VBDISP신호가 "1"인지의 여부를 조사하고, "0"일 경우에는 그 래스터에서는 아무것도 하지 않고 종료한다. "1"일 경우에는 다음에 베이스화면의 그 래스터에서의 선두 어드레스(BRS)를 현재의 표시어드레스를 관리하는 레지스터(ALM,ALS)에 보내고, 그후 BRS에 1래스터마다의 증분치(BMW)를 가하여, 다음 래스터의 선두어드레스로서 BRS에 기억한다. 다음에, 베이스화면의 표시개시점(HBDISP="1")까지의 대기사이클이 되며, 표시개시점에 달하면 ALS를 메모리어드레스레지스터(MAR)에 전송하고, ALS의 내용은 +1한다. 다음에, 수평동기신호에 달하기까지는 이 처리를 반복하여, 차례로 메모리어드레스를 출력한다. 제22도의 경우에도 같은 처리가 행해진다.
이와 같이해서, 이 예에서는 독립된 2계동의 마이크로프로그램이 교대로 처리되는 결과, 2계통의 표시어드레스이 갱신연산을 효율적으로 할 수 있다.
상술한 실시예에서 나타낸 디스플레이 콘트롤러를 사용한 디스플레이장치에서는 리프레시메모리의 메모리효율을 높인 중첩표시로 할 수도 있으며, 또 화면구성의 자유도가 높은 중첩표시도 실현할 수 있다.
이상 상세히 설명한 바와 같이 본원 발명에 의하면 중첩표시를 간단한 구성으로 할 수 있는 디스플레이콘트롤러를 제공할 수 있다.
본원 볼명 콘트롤러의 효과에 대해 다음에 구체적으로 설명한다.
[3. 효과의 개요]
본 콘트롤러는 프레임메모리상에 여러가지 도형을 발생하는 기능(묘화기능)과, 프레임메모리상의 데이터를 독출하여 CRT 화면에의 표시를 제어하는 기능(표시기능)의 양자를 지원하는 효과를 갖는다.
묘화처리는 1워드(16비트)의 코맨드와 그것에 이어지는 수워드의 파라미터에 의해 제어된다. X-Y 좌표치(논리어드레스)를 사용하여 좌표지정할 수 있는 코맨드체계를 실현하고 있으며, 번잡한 메모리어드레스(물리어드레스)안산은 ACRTC 내부에서 처리된다. 묘화코맨드의 종류에는 직선, 원, 타원, 칠하기, 코피등이 있다.
한편, 표시기능은 제어레지스터에 기입된 파라미터에 의해 제어된다. 본 콘트롤러는 화면분할, 윈도우제어, 중첩표시, 스크롤제어, 그래픽커솔기능, 확대표시 등의 표시기능을 가지고 있다.
(3.1 X-Y 좌표를 파라미터로 하는 고수준코맨드)
그래픽장치를 구성할 때, 프레임메모리의 어드레스부여를 리니어 어드레스로 할 것인가, X-Y 어드레스로 할 것인가 하는 문제가 있다. X-Y 어드레스에 의한 편이 조작은 보다 직접적이지만, 화면구성의 단위가 2의 승수(乘數)에 한정되거나 특수한 메모리를 필요로 하는 등 하드웨어 구성상의 자유도가 제한된다. 한편, 리니어어드레스에 의한 방법은 하드웨어구성의 자유도는 높지만, 어드레스연산이 번잡해진다고하는 결점이 있다. 종래는 이 리니어어드레스연산을 소프트웨어처리에 의존하고 있었기 때문에, 성능저하의 원인으로 되어 있었다.
본 콘트롤러는 번잡한 리니어어드레스의 연산기구를 내장하고, X-Y 좌표계에 의거한 논리공간과 리니어어드레스가 부여된 물리공간의 2종류의 어드레스공간을 조작할 수 있다. 즉, 프레임메모리의 엑세스는 리니어어드레스로 행하지만, 묘화코맨드의 좌표지정에는 조작성이 좋은 X-Y좌표를 사용할 수 있다. 또한,이 어드레스 연산 기구는 1화소 데이터가 복수비트토 이루어진 컬러나 다계조(多階調)에도 대응할 수 있는구조로 되어 있다. 이 때문에, 화면구성이나 컬러비트수 둥의 하드웨어에 의존하는 파라미터는 시스팀의 이니셜처리로 흡수할 수 있고, 어플리케이션소프트에서 분리할 수 있다. 따라서, 그래픽소프트웨어의 생산성을 향상할 수 있는 동시에, 하드웨어에 의존하지 않는 이식성이 높은 소프트웨어 기술(記術)이 가능해진다.
[3.2 처리모드]
본원 발명의 콘트롤러에 의해 그래픽묘화코맨드의 실행은 다음 3종의 처리모드에 의해 행할 수 있다.
((1) 에리어모드(싱글액세스모드))
묘화시의 포인터 이동에 따라서 묘화영역을 체크하는 기능을 가지며, 묘화가능영역 또는 묘화정지영역으로서 설정함으로써 이상(異常) 처리에 대한 메모리보호, 클리핑처리, 도형검출기능에 이용할 수 있다.
((2) 컬러모드)
((듀얼액세스 비중첩모드))
선종(線種) 정보나 모양패턴의 색레지스터에의 전개에 관한 모드이며, 예를 들면 본바탕 도형을 살려서 해칭을 실시하는 처리를 선택할 수도 있다.
((3) 연산모드)
((듀얼액세스 중첩모드))
논리연산이나 색에 관한 조건부 치환연산을 지정할 수 있다. 컬러데이터의 우선순위에 따른 묘화, 특정색위에는 묘화금지, 특정 배경색에 대해서만 묘화 허가 등의 모드를 선택할 수 있다. 제10-2도에 조건부 컬러묘화의 및가지 예를 나타낸다. 도면의 4개의 경우는 모두 검은 배경화면에 황색→적색→청색의 순으로 묘화했을 경우를 가정한 것인데, 각각의 조건에서 다른 표현이 얻어지고 있다.
[3.3 중첩표시 등]
본원 발명의 콘트롤러에 의하면, 최대 3수평분할화면 및 윈도우 화면의 합계 4매의 독립된 화면을 합성하여 표시할 수 있다. 제10-3도에 표시화면과 설정치의 관계를 나타낸다. 제10-4도는 화면분할의 응용예를 나타낸다. 파라미터를 제어함으로써 여러가지 화면구성이 가능해진다. 각 분할화면에는 각각 독립된 논리공간을 개설할 수 있다. 이 화면분할과 윈도우 기능은 표시어드레스와 타이밍제어에 의해 실현하고 있다. 프레임메모리의 내용을 변경할 필요가 없으므로, 제어레지스터에 새로운 파라미터를 기입하는 것만으로 즉시 화면설정을 변경할 수 있다. 또, 윈도우화면은 다른 화면과의 전환표시외에, 다른 화면과의 중첩표시를 할수도 있다. 이것에 의해 예를 들면 문자화면과 도형화면을 임의의 크기로 임의의 위치에 중첩하여 표시하는응용이 가능하다(중첩표시)
또, 본원 발명의 콘트롤러에 의하면, 각 분할화면의 스타트어드레스(SA)를 제어함으로써, 각 분할화면마다 모든 방향의 스크롤링이 가능하다, 또, 수평방향의 스무스스크롤링(화소단위의 순조로운 스크롤링)을 실현하기 위한 서포트기능도 구비하고 있다(스크롤링제어).
[3.4 묘화성능]
본 콘트롤러에 의하면, 고속의 묘화처리가 가능하다. 제23도에 대표적인 예를 나타낸다. 여기서 클록주파수는 8MHz이며, 묘화 처리를 연속해서 했을 경우의 초내 성능을 나타내고 있다. 1도트의 묘화시간에서는 직선 0.5μS/도트, 임의도형 칠하기 2μS/도트, 코피 0.75μS/도트로 된다.
이 묘화성능은 독특한 컬러처리기구에 의해 모노크롬, 컬러를 불문하고 동일하며, 모두 종래의 소프트처리에 비해 1-2자릿수 고속으로 된다.

Claims (12)

  1. 외부의 전산기와의 신호의 입출력을 행하고, 외부의 클록으로부터의 신호에 따라서 표시를 위한 리프레시메모리와의 신호의 입출력을 제어하는 디스플레이 콘트롤러에 있어서, 상기 외부의 클록신호에 따라서 1메모리사이클의 n배를 1표시사이클로서 정하고, 표시기간중에는 상기 n개의 메모리사이클중 하나를 표시에, 나머지 n-1개를 묘화에 소모하고, 표시기간 이의(귀선기간을 포함)에는 묘화를 행하는 것을 특징으로하는 디스플레이 콘트롤러.
  2. 외부의 전산기와의 신호의 입출력을 행하고, 외부의 클록으로부터의 신호에 따라서 표시를 위한 리프레시메모리와의 신호의 입출력을 제어하는 디스플레이 콘트롤러에 있어서, 상기 외부의 클록신호에 따라서 1메모리사이클의 n배를 1표시사이클로서 정하고, 표시기간중에는 / (1〈 ℓ〈 n 정수)개는 표시에, 나머니n-/개는 묘화에 소모하고, 표시기간 이외(귀선기간을 포함)에는 묘화를 행하는 것을 특징으로 하는 디스플레이 콘트롤러.
  3. 제 2 항에 있어서, 상기 묘화는 표시화면이 일부에 대응하는 리프레시메모리(33)독립해서 그려지도록 상기 오부의 클록신호를 분주해서 전환하는 것을 특징으로 하는 디스플레이 콘트롤러.
  4. 제 2 항에 있어서, 상기 표시를 위한 리프레시메모리(33)와의 신호의 입출력을 어드레스 선택수단 없이 행하고, 당해 메모리(33)로부터의 출력신호를 일시 기억메모리(34)를 통해서, 또는 직접 병렬직렬 변환하는 ℓ 개의 신호경로를 가지고, 당해 변환된 신호를 합성하여 표시를 행하는 것을 특징으로 하는 디스플레이 콘트롤러.
  5. 외부의 전산기와의 신호의 입출력을 행하고, 외부의 클록으로부터의 신호에 따라서 표시를 위한 리프레시메모리와의 신호의 입출력을 제어하는 디스플레이 콘트롤러에 있어서, 상기 리프레시메모리(33)에 입력하는 신호를 생성하는 묘화프로세서(51)외에 당해 리프레시메모리(33)의 표시를 제어하는 표시프로세서(52)와, 당해 양 프로세서에 타이밍을 송신하는 타이밍 프로세서(53)로 이루어지는 것을 특징으로 하는 디스플레이 콘트롤러.
  6. 제 5 항에 있어서, 상기 타이밍프로세서(53)는 상기 표시의 윈도우수에 상당하는 복수계통의 마이크로프로그램을 내장한 메모리(6103)를 가지고, 상기 윈도우의 수평방향의 표시위치 및 수직방향으로 표시위치를 입력하고, 상기 윈도우를 표시하는 복수계통의 타이밍을 생성하는 것을 특징으로 하는 디스플레이 콘트롤러.
  7. 제 6 항에 있어서, 상기 타이밍프로세서(53)는 상기 수평방향 또는 상기 수직방향의 카운트의 사이에 상기 수직방향 또는 상기 수평방향의 카운트를 행하는 복수의 카운터(6304, 6305)와, 상기 표시를 위한 타이밍제어정보를 기억하는 RAM(6301)과, 상기 신호를 처리하기 위한 워크레지스터(6302)와, 상수 연산기로이루어진 연산기(6303)를 가지는 것을 특징으로 하는 디스플레이 콘트롤러.
  8. 제 6 항에 있어서, 상기 표시프로세서(52)는 표시에 관한 신호의 어드레스를 결정하는 마이크로프로그램을 내장한 메모리(1513)를 가지여, 상기 윈도우에의 표시타이밍을 상기 타이밍프로세서로부터의 복수계통의 타이밍에 따라서 생성하는 것을 특징으로 하는 디스플레이 콘트롤러.
  9. 제 5 항에 있어서, 상기표시프로세서(52)는 복수의 표시어드레스를 기억하는 RAM(1531)과, 표시어드레스를 갱신하는 연산기(1535)를 가지고, 복수의 표시어드레스를 독립적으로 갱신하면서 시분할로 출력해서 표시데이터를 독출하고, 이 독출된 표시데이터를 복수의 파상을 합성하는 합성회로(18)로 합성해서 출력하는 것을 특징으로 하는 디스플레이 콘트롤러.
  10. 제9항에 있어서, 상기 표시프로세서(52)는 복수의 메모리의 횡폭을 기억하는 레지스터(1534)를 가지고, 어떤 주사선의 각 화면 마다의 선두어드레스와 상기 메모리의 횡폭데이터를 연산한 결과로 다음의 주사선의 선두어드레스를 계산하는 것을 특징으로 하는 디스플레이 콘트롤러.
  11. 제6항에 있어서, 상기 표시프로세서(52)는 복수의 표시어드레스를 기억하는 RAM(1531)과, 표시어드레스를 갱신하는 연산기(1535)를 가지고, 복수의 표시어드레스를 독립적으로 갱신하면서 상기 복수의 타이밍신호에 동기해서 표시어드레스를 출력하는 것을 특징으로 하는 디스플레이 콘트롤러.
  12. 제11항에 있어서, 상기 표시프로세서(52)는 복수의 메모리의 횡폭을 기억하는 레지스터(1534)를 가지고, 어떤 주사선의 각 화면마다 선두어드레스와 상기 메모리의 횡폭데이터를 연산한 결과로 다음의 주사선의 선두어드레스를 계산하는 것을 특징으로 하는 디스플레이 콘트롤러.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH079569B2 (ja) 1983-07-01 1995-02-01 株式会社日立製作所 ディスプレイコントローラ及びそれを用いた図形表示装置
US4757443A (en) * 1984-06-25 1988-07-12 Data General Corp. Data processing system with unified I/O control and adapted for display of graphics
JPH0746308B2 (ja) * 1985-07-24 1995-05-17 株式会社日立製作所 表示制御装置およびマイクロコンピュータ・システム
US5053989A (en) * 1986-08-27 1991-10-01 Minolta Camera Kabushiki Kaisha Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit
US4941107A (en) * 1986-11-17 1990-07-10 Kabushiki Kaisha Toshiba Image data processing apparatus
DE3702220A1 (de) * 1987-01-26 1988-08-04 Pietzsch Ibp Gmbh Verfahren und einrichtung zur darstellung eines gesamtbildes auf einem bildschirm eines bildschirmgeraetes
JPS63201791A (ja) * 1987-02-12 1988-08-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 処理システム
US5319786A (en) * 1987-05-20 1994-06-07 Hudson Soft Co., Ltd. Apparatus for controlling a scanning type video display to be divided into plural display regions
JPH0736162B2 (ja) * 1988-04-18 1995-04-19 株式会社日立製作所 図形処理装置
USRE39529E1 (en) * 1988-04-18 2007-03-27 Renesas Technology Corp. Graphic processing apparatus utilizing improved data transfer to reduce memory size
JP2734627B2 (ja) * 1989-04-28 1998-04-02 横河電機株式会社 バスマスター装置
US5047958A (en) * 1989-06-15 1991-09-10 Digital Equipment Corporation Linear address conversion
US5404437A (en) * 1992-11-10 1995-04-04 Sigma Designs, Inc. Mixing of computer graphics and animation sequences
US5598576A (en) * 1994-03-30 1997-01-28 Sigma Designs, Incorporated Audio output device having digital signal processor for responding to commands issued by processor by emulating designated functions according to common command interface
US5515107A (en) * 1994-03-30 1996-05-07 Sigma Designs, Incorporated Method of encoding a stream of motion picture data
US5528309A (en) 1994-06-28 1996-06-18 Sigma Designs, Incorporated Analog video chromakey mixer
US6124897A (en) * 1996-09-30 2000-09-26 Sigma Designs, Inc. Method and apparatus for automatic calibration of analog video chromakey mixer
US5790881A (en) * 1995-02-07 1998-08-04 Sigma Designs, Inc. Computer system including coprocessor devices simulating memory interfaces
US5719511A (en) * 1996-01-31 1998-02-17 Sigma Designs, Inc. Circuit for generating an output signal synchronized to an input signal
US5818468A (en) * 1996-06-04 1998-10-06 Sigma Designs, Inc. Decoding video signals at high speed using a memory buffer
US6128726A (en) * 1996-06-04 2000-10-03 Sigma Designs, Inc. Accurate high speed digital signal processor
JP3005499B2 (ja) * 1997-06-26 2000-01-31 日本電気アイシーマイコンシステム株式会社 図形処理装置及び図形処理方法
JP2001283243A (ja) * 2000-03-31 2001-10-12 Mitsubishi Electric Corp ３次元グラフィックス描画データを記録した記録媒体およびその描画方法
FI115802B (fi) * 2000-12-04 2005-07-15 Nokia Corp Kuvakehyksien päivittäminen muistillisessa näytössä
KR100594240B1 (ko) * 2004-01-29 2006-06-30 삼성전자주식회사 패널 테스트 패턴을 발생하는 패널 구동 드라이버 및 패널테스트 방법
JP2009048726A (ja) * 2007-08-21 2009-03-05 Funai Electric Co Ltd 再生複合機

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925776A (en) * 1974-04-18 1975-12-09 Research Corp Display terminal system
US3995253A (en) * 1975-03-03 1976-11-30 International Business Machines Corporation Method and apparatus for accessing horizontal sequences, vertical sequences, and rectangular subarrays from an array stored in a modified word organized random access memory system
JPS5834836B2 (ja) * 1975-12-29 1983-07-29 株式会社日立製作所 デ−タヒヨウジセイギヨホウシキ
US4197590A (en) * 1976-01-19 1980-04-08 Nugraphics, Inc. Method for dynamically viewing image elements stored in a random access memory array
JPS5399826A (en) * 1977-02-14 1978-08-31 Hitachi Ltd Controller for data display
JPS587999B2 (ja) * 1978-06-19 1983-02-14 パベツク電子開発株式会社 表示装置
JPS55127656A (en) * 1979-03-26 1980-10-02 Agency Of Ind Science & Technol Picture memory unit
JPS56167190A (en) * 1980-05-27 1981-12-22 Matsushita Electric Ind Co Ltd Display unit
JPS5756885A (en) * 1980-09-22 1982-04-05 Nippon Electric Co Video address control device
EP0062669B1 (en) * 1980-10-27 1988-05-25 Digital Equipment Corporation Graphic and textual image generator for a raster scan display
JPS5799686A (en) * 1980-12-11 1982-06-21 Omron Tateisi Electronics Co Display controller
DE3272407D1 (en) * 1981-02-23 1986-09-11 Texas Instruments Inc Display system with multiple scrolling regions
US4412294A (en) * 1981-02-23 1983-10-25 Texas Instruments Incorporated Display system with multiple scrolling regions
JPS5866989A (ja) * 1981-10-16 1983-04-21 三洋電機株式会社 リフレツシユメモリのアクセス方式
US4491835A (en) * 1982-03-24 1985-01-01 Allied Corporation Raster and stroke writing deflection amplifier arrangement
US4486856A (en) * 1982-05-10 1984-12-04 Teletype Corporation Cache memory and control circuit
EP0099989B1 (en) * 1982-06-28 1990-11-14 Kabushiki Kaisha Toshiba Image display control apparatus
US4785296A (en) * 1982-07-02 1988-11-15 Hitachi, Ltd. Method and system for displaying image data
US4467322A (en) * 1982-08-30 1984-08-21 Sperry Corporation Digital shade control for color CRT background and cursors
US4555775B1 (en) * 1982-10-07 1995-12-05 Bell Telephone Labor Inc Dynamic generation and overlaying of graphic windows for multiple active program storage areas
US4533910A (en) * 1982-11-02 1985-08-06 Cadtrak Corporation Graphics display system with viewports of arbitrary location and content
JPH0642137B2 (ja) * 1982-11-22 1994-06-01 株式会社日立製作所 表示情報処理装置
US4574364A (en) * 1982-11-23 1986-03-04 Hitachi, Ltd. Method and apparatus for controlling image display
JPS59116787A (ja) * 1982-12-24 1984-07-05 株式会社日立製作所 デイスプレイ表示方式
JPH079569B2 (ja) * 1983-07-01 1995-02-01 株式会社日立製作所 ディスプレイコントローラ及びそれを用いた図形表示装置
US4587559A (en) * 1983-03-11 1986-05-06 Welch Allyn, Inc. Refreshing of dynamic memory
US4628489A (en) * 1983-10-03 1986-12-09 Honeywell Information Systems Inc. Dual address RAM
JPS60225887A (ja) * 1984-04-19 1985-11-11 エヌ・シー・アール・コーポレーション Ｃｒｔデイスプレイ装置

Also Published As

Publication number Publication date
US6094193A (en) 2000-07-25
US6646651B1 (en) 2003-11-11
JPH079569B2 (ja) 1995-02-01
EP0133903A2 (en) 1985-03-13
KR850001592A (ko) 1985-03-30
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EP0133903B1 (en) 1992-05-06
US5696540A (en) 1997-12-09
JPS6012578A (ja) 1985-01-22
US4757310A (en) 1988-07-12
DE3485697D1 (de) 1992-06-11

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